[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

CN114023650B - 超级结器件的制造方法 - Google Patents

超级结器件的制造方法 Download PDF

Info

Publication number
CN114023650B
CN114023650B CN202111210598.3A CN202111210598A CN114023650B CN 114023650 B CN114023650 B CN 114023650B CN 202111210598 A CN202111210598 A CN 202111210598A CN 114023650 B CN114023650 B CN 114023650B
Authority
CN
China
Prior art keywords
layer
forming
gate
super junction
field oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202111210598.3A
Other languages
English (en)
Other versions
CN114023650A (zh
Inventor
李�昊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN202111210598.3A priority Critical patent/CN114023650B/zh
Publication of CN114023650A publication Critical patent/CN114023650A/zh
Application granted granted Critical
Publication of CN114023650B publication Critical patent/CN114023650B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种超级结器件的制造方法，包括步骤：步骤一、形成沟槽栅并进行第一次平坦化，在栅极结构的引出位置处的栅极沟槽的宽度满足形成接触孔的要求；步骤二、在形成有沟槽栅的表面平坦的第一外延层中形成超级结并进行第二次平坦化。步骤三、形成源区，包括：步骤31、形成第一场氧子层；定义出所述源区的形成区域；将源区的形成区域的第一场氧子层减薄；进行离子注入形成所述源区；对源区的杂质进行退火激活；形成第二场氧子层，由第一和第二场氧子层叠加形成具有无爬坡的平坦结构的场氧。本发明能在实现全平工艺的基础上还能同时防止源区的掺杂杂质的外扩到第一外延层表面。

Description

超级结器件的制造方法
技术领域
本发明涉及一种半导体集成电路制造方法，特别是涉及一种超级结器件的制造方法。
背景技术
超级结为由形成于半导体衬底中的交替排列的P型薄层也称P型柱(Pillar)和N型薄层也称N型柱组成，采用了超级结的器件为超级结器件如超级结MOSFET。利用P型薄层和N型薄层电荷平衡的体内降低表面电场(Resurf)技术能提升器件的反向击穿电压的同时又保持较小的导通电阻。
超级结的PN间隔的Pillar结构是超级结的最大特点。现有制作PN间隔的pillar结构主要有两种方法，一种是通过多次外延以及离子注入的方法获得，另一种是通过深沟槽刻蚀以及外延(EPI)填充的方式来制作。后一种方法是通过沟槽工艺制作超级结器件，需要先在半导体衬底如硅衬底表面的N型掺杂外延层上刻蚀一定深度和宽度的沟槽，然后利用外延填充(EPI Filling)的方式在刻出的沟槽上填充P型掺杂的硅外延。
随着超级结的步进(Pitch)的不断缩小，P型柱和N型柱的P型和N型掺杂在热过程中互相扩散形成的反向掺杂(counter dope)造成的问题越来越严重，严重地影响了器件性能。
如图1所示，是现有超级结的互扩散的结构示意图；超级结主要包括：
形成于N型半导体衬底如硅衬底101表面上的N型外延层102，在N型外延层102中形成有超级结沟槽103，本申请中将超级结对应的沟槽称为超级结沟槽，在超级结沟槽103中填充有P型外延层并由填充在超级结沟槽103中的P型外延层组成P型柱104，由P型柱104之间的N型外延层102组成N型柱，由P型柱104和N型柱交替排列形成超级结。通常，超级结的P型柱104和N型柱的杂质在热过程中会互相扩散，例如，P型柱104中的P型杂质会扩散到N型柱中，图1中标记105对应的区域为P型柱104中的P型杂质扩散到N型柱中的区域。P型杂质扩散到N型柱中之后会使N型柱的N型掺杂浓度即N型净掺杂浓度减小或者N型柱的宽度会变小，在N型超级结器件中，N型柱在导通过程中通常是作为漂移区的组成部分，N型柱的掺杂浓度降低以及宽度变窄之后，器件的导通电阻会降低。
随着超级结的步进减小，超级结中由于热过程产生的P型和N型杂质互相扩散所影响的宽度范围如图1中的区域105的宽度占步进总宽度的比值增加，步进的总宽度为超级结沟槽103的宽度和间距的和，故会严重影响器件的性能。
如图2所示，是现有超级结器件的制造方法的流程图；图2中采用光刻工艺步骤来说明超级结器件的制造方法流程，每一层光刻工艺中会采用到一层光罩(Mask)并进行光刻。现有超级结器件的制造方法包括步骤：
第一层光刻工艺，形成第零层对准标记。第零层对准标记形成划线道上，后续的形成体区对应的第二层光刻工艺中需要采用第零层对准标记进行对准。第零层对准标记通过第零层光罩(ZM)定义，本发明也采用Mask1表示第零层光罩。
第二层光刻工艺，体区注入和推进。体区注入的取样需要采用Mask2定义。
第三层光刻工艺，超级结沟槽刻蚀和填充。超级结构沟槽的形成区域需要采用Mask3定义。
第四层光刻工艺，场氧的沉积和刻蚀。场氧的刻蚀区域需要采用Mask4定义。场氧通常形成在终端区的表面上，终端区环绕在器件单元区即电流流动区也即有源区的周侧。故在形成器件单元区的结构之前需要将器件单元区的场氧去除。
第五层光刻工艺，栅极沟槽的刻蚀和形成栅氧化层和多晶硅栅。本发明中将沟槽栅对应的沟槽称为栅极沟槽，栅极沟槽需要采用Mask5定义。
第六层光刻工艺，多晶硅光刻和刻蚀，体区注入和推进。这里采用Mask6进行多晶硅的刻蚀区域的定义，多晶硅光刻和刻蚀之后，能形成沟槽栅的多晶硅栅的引出结构。多晶硅栅的引出结构通常位于终端区中，故引出结构的多晶硅需要爬过场氧和有源区之间的坡度。
这里的体区注入不需要再进行光刻定义。
第七层光刻工艺，源区的注入和推进。源区的注入区域采用Mask7定义。
第八层光刻工艺，层间膜沉积和接触孔(CT)刻蚀，体区引出区注入和推进。接触孔的刻蚀区域采用Mask8定义。
第九层光刻工艺，正面金属层的沉积和刻蚀。正面金属层的刻蚀区域采用Mask9定义。
第十层光刻工艺，接触衬垫(Contact PAD,CP)的沉积和刻蚀；接触衬垫的刻蚀区域采用Mask10定义。
由上可知，现有方法中，需要采用10次光刻工艺，在超级结形成之后，后续还包括很多热过程，故现有方法形成的超级结容易受到热过程的影响并会产生较大的互相扩散，从而会降低器件的性能。
在申请号为2020104754925的专利申请中，申请人提出一种全平(All flat)坦化工艺，以达到能降低超级结形成之后的热过程并从而能降低超级结的杂质互相扩散并从而提高器件性能的目的，同时还能减少光刻工艺层次。在这种方法中，场氧会在超级结器件的正面结构如源区完成之后再形成，而由于超级结形成工艺中的第二次平坦化完成之后，第一外延层的表面平坦并会直接暴露，第一外延层通常为硅外延层，这使得在场氧之前形成的源区的掺杂杂质容易产生外扩(Out Doping)并积累在第一外延层的表面，以N+掺杂的源区为例，掺杂杂质通常为磷或砷，磷或砷在高温下容易产生外扩，特别是在硅的氧化成膜过程中如场氧的热氧化工艺中，由于P和As在氧化层中的固溶度远小于硅中，热氧化工艺对于P和As具有排斥作用，导致在热氧化过程中源区中Out Doping出来的N型掺杂元素固定在氧化后的Si表面，严重时会导致器件失效。
发明内容
本发明所要解决的技术问题是提供一种超级结器件的制造方法，能降低超级结形成之后的热过程，从而降低超级结的杂质互相扩散并从而提高器件性能，还能同时防止源区的掺杂杂质的外扩到第一外延层表面。
为解决上述技术问题，本发明提供的超级结器件的制造方法采用全平(All flat)工艺实现，使栅极结构的形成工艺位于超级结的形成工艺之前，包括如下步骤：
步骤一、形成所述栅极结构，所述栅极结构为沟槽栅，所述沟槽栅的形成工艺包括：
提供具有第一导电类型的第一外延层，进行光刻工艺定义出栅极沟槽的形成区域。
对所述第一外延层进行刻蚀形成所述栅极沟槽，在所述栅极结构的引出位置处的所述栅极沟槽的宽度满足形成接触孔的要求。
在所述栅极沟槽的侧面形成栅氧化层，在所述栅极沟槽的底部表面形成底部氧化层。
在所述栅极沟槽中填充所述多晶硅栅，由形成于所述栅极沟槽中的所述栅氧化层、所述底部氧化层和所述多晶硅栅组成所述沟槽栅。
进行第一次平坦化使形成有所述沟槽栅的所述第一外延层的表面为平坦表面。
步骤二、进行所述超级结的形成工艺，包括：
在形成有所述沟槽栅的所述第一外延层的平坦表面进行光刻工艺定义出超级结沟槽的形成区域。
对所述第一外延层进行刻蚀形成超级结沟槽。
在所述超级结沟槽中填充第二导电类型的第二外延层，由填充于所述超级结沟槽中的第二外延层组成第二导电类型柱，由所述第二导电类型柱之间的所述第一外延层组成第一导电类型柱，所述第一导电类型柱和所述第二导电类型柱交替排列形成所述超级结。
进行第二次平坦化使形成有所述超级结的所述第一外延层的表面为平坦表面。
步骤三、形成源区，包括如下分步骤：
步骤31、形成第一场氧子层。
步骤32、定义出所述源区的形成区域。
步骤33、将所述源区的形成区域的所述第一场氧子层减薄。
步骤34、进行离子注入将第一导电类型杂质注入所述源区的形成区域中并形成所述源区。
步骤35、对所述源区的杂质进行退火激活。
步骤36、形成所述第二场氧子层，所述第二场氧子层覆盖在所述第一场氧子层表面上并由所述第一场氧子层和所述第二场氧子层叠加形成场氧，所述场氧具有无爬坡的平坦结构。
进一步的改进是，步骤一中，进行定义所述栅极沟槽的光刻工艺之前还包括在所述第一外延层表面形成第一硬质掩膜层的步骤，之后，先刻蚀所述第一硬质掩膜层再刻蚀所述第一外延层形成所述栅极沟槽，之后去除所述第一硬质掩膜层。
进一步的改进是，步骤一中，在所述栅极沟槽刻蚀完成之后以及所述栅氧化层形成之前还包括对所述栅极沟槽进行圆化的步骤，所述圆化包括：
采用热氧化工艺形成第一牺牲氧化层。
去除所述第一牺牲氧化层。
进一步的改进是，所述栅氧化层采用热氧化工艺形成在所述栅极沟槽侧面。
进一步的改进是，所述底部氧化层和所述栅氧化层采用相同工艺同时形成；
或者，所述底部氧化层的厚度大于所述栅氧化层的厚度，所述底部氧化层和所述栅氧化层分开形成。
进一步的改进是，还包括步骤：采用离子注入和退火推进工艺形成体区，所述体区的形成区域通过光刻定义。
进一步的改进是，所述体区的形成工艺设置在步骤二之前。
进一步的改进是，所述体区的形成工艺设置在步骤一之前，在形成所述体区之前还包括采用第零层光罩进行光刻并形成第零层对准标记的步骤。
进一步的改进是，所述体区的形成工艺设置在步骤一之后。
进一步的改进是，步骤31中，所述第一场氧子层采用热氧化工艺形成；
步骤36中所述第二场氧子层采用以TEOS为硅源的沉积工艺形成。
进一步的改进是，所述第一场氧子层的厚度为
所述第二场氧子层的厚度为
进一步的改进是，在步骤三完成后，还包括步骤：
形成层间膜、接触孔，所述接触孔的形成区域通过光刻定义，所述栅极结构的引出位置处形成有对应的所述接触孔；
之后形成正面金属层，采用光刻定义加刻蚀工艺对所述正面金属层进行图形化，图形化后的所述正面金属层所形成的电极包括栅电极结构，所述栅电极结构通过所述栅极结构的引出位置处的所述接触孔和所述多晶硅栅接触；
形成接触衬垫，所述接触衬垫的形成区域通过光刻定义；
完成所述超级结器件的背面工艺。
进一步的改进是，所述层间膜覆盖在平坦的所述场氧表面上；
所述层间膜采用USG氧化工艺或TEOS氧化工艺形成。
进一步的改进是，步骤二中，所述超级结的形成工艺中采用了第二硬质掩膜层，所述第二硬质掩膜层由第二底部氧化层、中间氮化层和顶部氧化层叠加而成，采用了所述第二硬质掩膜层时所述超级结的形成工艺包括步骤：
形成所述第二硬质掩膜层；
采用光刻工艺定义出所述超级结沟槽的形成区域；
依次对所述第二硬质掩膜层和所述第一外延层进行刻蚀形成所述超级结沟槽；
去除所述第二硬质掩膜的顶部氧化层，采用热氧化工艺形成第二牺牲氧化层并接着去除所述第二牺牲氧化层；
去除所述第二硬质掩膜的中间氮化层；
在所述超级结沟槽中进行外延填充形成所述第二外延层；
对所述第二外延层进行化学机械研磨工艺实现所述第二次平坦化，使所述第二外延层仅填充在所述超级结沟槽中；
将所述第二硬质掩膜层的第二底部氧化层全部去除或仅去除部分厚度。
进一步的改进是，所述第一外延层形成于半导体衬底上，所述超级结器件的背面工艺包括：
对所述半导体衬底进行背面减薄；
直接以减薄后的所述半导体衬底作为所述漏区，或者对减薄后的所述半导体衬底进行第一导电类型重掺杂的背面注入形成漏区；
在所述漏区背面形成背面金属层。
进一步的改进是，所述第一次平坦化采用回刻工艺或者化学机械研磨工艺实现。
进一步的改进是，步骤32中采用光刻工艺形成的光刻胶图形定义出所述源区的形成区域；步骤34的所述源区的离子注入完成之后还包括去除所述光刻胶图形的步骤。
进一步的改进是，步骤33中采用湿法工艺实现对所述第一场氧子层减薄。
本发明能在全平工艺的基础上，将源区的形成工艺和场氧的形成工艺结合在一起进行，将场氧分成第一场氧子层和第二场氧子层，通常第一场氧子层采用热氧化工艺形成，在第一场氧子层完成之后再进行源区的形成工艺且会在源区的离子注入之前增加一步对源区的形成区域的第一场氧子层进行减薄的工艺，这样在源区的退火激活过程中，由于源区形成区域外有较厚的第一场氧子层的保护，源区在退火激活过程中外扩的掺杂杂质并不会进入到第一外延层的表面。
同时，由于场氧中的第一场氧子层通常为采用热氧化工艺形成，源区的形成工艺放置在第一场氧子层形成之后，故能消除第一场氧子层的热氧化工艺的热过程对源区的掺杂杂质形成的外扩影响，从而能进一步提升器件的性能。
本发明的全平工艺则能降低超级结形成之后的热过程，从而降低超级结的杂质互相扩散并从而提高器件性能。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有超级结的互扩散的结构示意图；
图2是现有超级结器件的制造方法的流程图；
图3是本发明第一较佳实施例超级结器件的制造方法的流程图；
图4A-图4N是本发明第一较佳实施例超级结器件的制造方法的各步骤中的器件结构示意图。
具体实施方式
如图3所示，是本发明实施例超级结器件的制造方法的流程图；图3中是按照光刻工艺层次进行描述的，一个光刻工艺层次中包括多个具体的工艺步骤，一个光刻工艺层次中只进行一个光罩对应的光刻工艺；如图4A至图4N所示，是本发明实施例超级结器件的制造方法的各步骤中的器件结构示意图，本发明实施例超级结器件的制造方法采用全平工艺实现，使栅极结构的形成工艺位于超级结的形成工艺之前，包括如下步骤：
步骤一、形成所述栅极结构，所述栅极结构为沟槽栅，所述沟槽栅的形成工艺包括：
提供具有第一导电类型的第一外延层2，进行光刻工艺定义出栅极沟槽201的形成区域。
如图4A所示，提供具有第一导电类型的第一外延层2，所述第一外延层2形成于半导体衬底1如硅衬底的表面上；进行光刻工艺定义出栅极沟槽201的形成区域。
如图4B所示，对所述第一外延层2进行刻蚀形成所述栅极沟槽201，所述栅极结构引出位置处的所述栅极沟槽201的宽度满足形成接触孔10的要求。
如图4B所示，在所述栅极沟槽201的侧面形成栅氧化层3，在所述栅极沟槽201的底部表面形成底部氧化层。所述栅氧化层3也会同时形成在所述栅极沟槽201外的所述第一外延层2的表面。
如图4C所示，在所述栅极沟槽201中填充所述多晶硅栅4，由形成于所述栅极沟槽201中的所述栅氧化层3、所述底部氧化层和所述多晶硅栅4组成所述沟槽栅。
进行第一次平坦化使形成有所述沟槽栅的所述第一外延层2的表面为平坦表面。
在其他实施例中，也能进一步在所述多晶硅栅4的表面形成盖帽层，使得所述沟槽栅为帽栅(hatted gate)
更优选择为，进行定义所述栅极沟槽201的光刻工艺之前还包括在所述第一外延层2表面形成第一硬质掩膜层的步骤，之后，先刻蚀所述第一硬质掩膜层再刻蚀所述第一外延层2形成所述栅极沟槽201。之后去除所述第一硬质掩膜层。
所述第一次平坦化采用回刻工艺或者化学机械研磨工艺实现。
步骤一中，在所述栅极沟槽201刻蚀完成之后以及所述栅氧化层3形成之前还包括对所述栅极沟槽201进行圆化的步骤，所述圆化包括：
采用热氧化工艺形成第一牺牲氧化层。
去除所述第一牺牲氧化层。
所述栅氧化层3采用热氧化工艺形成在所述栅极沟槽201侧面。
本发明第一较佳实施例中，所述底部氧化层和所述栅氧化层3采用相同的热氧化工艺同时形成，故所述底部氧化层和所述栅氧化层3为厚度相同的同一氧化层，都采用标记3标出。在其他实施例中也能为：所述底部氧化层的厚度大于所述栅氧化层3的厚度，所述底部氧化层和所述栅氧化层3分开形成；通常先形成厚度较大的所述底部氧化层，在采用热氧化工艺形成所述栅氧化层3；也能为先对所述栅极沟槽201的底部进行非晶化的离子注入，之后再进行热氧化同时形成所述底部氧化层和所述栅氧化层3，由于所述栅极沟槽201的底部进行了非晶化的离子注入，故所述栅极沟槽201的底部的热氧化速率加快，所述底部氧化层的厚度会大于所述栅氧化层3的厚度。所述底部氧化层的厚度变厚有利于提高所述栅极沟槽201的底部的耐压能力。
所述沟槽栅的形成工艺对应于图3中的第一层光刻工艺。
本发明实施例中，第一导电类型为N型，第二导电类型为P型，所述多晶硅栅4具有N型重掺杂结构。由图4A所示可知，所述第一外延层2也采用nepi表示，所述第一外延层2形成在N型重掺杂的半导体衬底1上，半导体衬底1通常为硅衬底，所述第一外延层2通常为硅外延层，所述半导体衬底1也采用n+表示。
所述多晶硅栅4的掺杂杂质包括磷或砷，掺杂浓度为1e20cm-3以上。
还包括步骤：如图4E所示，采用离子注入和退火推进工艺形成体区5，所述体区5的形成区域通过光刻定义。所述体区5的形成步骤对应于图3中的第二层光刻工艺。和图2所示的现有工艺相比，由于本发明实施例中在所述体区5的形成工艺之前进行了所述栅极结构的形成工艺，故不需要再进行图2所示的第零层对准标记的形成工艺，这样能节省一层光罩及对应的光刻工艺。
步骤二、进行所述超级结的形成工艺，包括：
如图4F所示，在形成有所述沟槽栅的所述第一外延层2的平坦表面进行光刻工艺定义出超级结沟槽205的形成区域。
如图4F所示，对所述第一外延层2进行刻蚀形成超级结沟槽205。
如图4G所示，在所述超级结沟槽205中填充第二导电类型的第二外延层7；由填充于所述超级结沟槽205中的第二外延层7组成第二导电类型柱，由所述第二导电类型柱之间的所述第一外延层2组成第一导电类型柱，所述第一导电类型柱和所述第二导电类型柱交替排列形成所述超级结。
如图4H所示，进行第二次平坦化使形成有所述超级结的所述第一外延层2的表面为平坦表面。
更优选择为，所述超级结的形成工艺中采用了第二硬质掩膜层，采用了所述第二硬质掩膜层时所述超级结的形成工艺包括步骤：
如图4F所示，形成所述第二硬质掩膜层，所述第二硬质掩膜层由底部氧化层202、中间氮化层203和顶部氧化层204叠加而成。
采用光刻工艺定义出所述超级结沟槽205的形成区域。
依次对所述第二硬质掩膜层和所述第一外延层2进行刻蚀形成所述超级结沟槽205。
如图4G所示，去除所述第二硬质掩膜的顶部氧化层204，采用热氧化工艺形成第二牺牲氧化层并接着去除所述第二牺牲氧化层。
如图4G所示，去除所述第二硬质掩膜的中间氮化层203。
如图4G所示，在所述超级结沟槽205中进行外延填充形成所述第二外延层7。
如图4H所示，对所述第二外延层7进行化学机械研磨工艺实现所述第二次平坦化，使所述第二外延层7仅填充在所述超级结沟槽205中。
将所述第二硬质掩膜层的底部氧化层202全部去除或仅去除部分厚度。
步骤二对应于图3中的第三层光刻工艺。
步骤三、形成源区6，包括如下分步骤：
步骤31、如图4I所示，形成第一场氧子层81。
本发明实施例中，所述第一场氧子层81采用热氧化工艺形成。
所述第一场氧子层81的厚度为
步骤32、如图4I所示，定义出所述源区6的形成区域。
本发明实施例中，步骤32中采用光刻工艺形成的光刻胶图形定义出所述源区6的形成区域。步骤33、如图4I所示，将所述源区6的形成区域的所述第一场氧子层81减薄。
本发明实施例中，步骤33中采用湿法工艺实现对所述第一场氧子层81减薄。
步骤34、如图4I所示，进行离子注入将第一导电类型杂质注入所述源区6的形成区域中并形成所述源区6。
本发明实施例中，步骤34的所述源区6的离子注入完成之后还包括去除所述光刻胶图形的步骤。
步骤35、如图4I所示，对所述源区6的杂质进行退火激活。
步骤36、如图4J所示，形成所述第二场氧子层82，所述第二场氧子层82覆盖在所述第一场氧子层81表面上并由所述第一场氧子层81和所述第二场氧子层82叠加形成场氧8，所述场氧8具有无爬坡的平坦结构。
本发明实施例中，步骤36中所述第二场氧子层82采用以TEOS为硅源的沉积工艺形成，以TEOS为硅源的沉积工艺形成氧化层为TEOS氧化层，也即采用TEOS氧化工艺形成所述第二场氧子层82。
所述第二场氧子层82的厚度为
所述源区6的形成工艺对应于图3中的第四层光刻工艺。
本发明实施例中，所述场氧8形成后不需要对所述场氧8进行刻蚀将所述器件单元区打开，故所述场氧8的形成工艺中能节省一块光罩，图3中，将所述第一场氧子层81的形成工艺依然归类于图3中的所述第四层光刻工艺，而将所述第二场氧子层82的形成工艺依然归类于图3中的第五层光刻工艺。另外，所述场氧8没有经过光刻工艺加刻蚀工艺的图形化，故所述场氧8具有无爬坡的平坦结构。
如图4K所示，形成层间膜9。所述层间膜9覆盖在平坦的所述场氧8表面上，由于所述场氧8具有无爬坡的平坦结构，故所述层间膜9形成工艺中取消所述层间膜9平坦化所需的BPSG回流工艺，取消BPSG回流工艺能节约热过程。由于不在需要采用BPSG回流工艺，故所述层间膜9也就不需要再采用BPSG氧化工艺形成，本发明实施例中，所述层间膜9采用USG氧化工艺或TEOS氧化工艺形成。图3中，将所述层间膜9的形成工艺依然归类于图3中的所述第五层光刻工艺。
接触孔10，所述接触孔10的形成区域通过光刻定义。所述接触孔10的形成工艺包括如下分步骤：
如图4K所示，采用光刻工艺定义所述接触孔10的形成区域，之后依次对所述层间膜9和所述场氧8进行刻蚀形成所述接触孔10的开口206。
图4K中，所述器件单元区中，所述开口206仅位于对应的所述源区6和所述体区5的顶部。在所述器件单元区外周还形成有一个宽度大于开口206的开口206a，所述开口206a的底部将对应的所述第二导电类型柱和所述体区5打开。
图4K中，在所述器件单元区的所述栅极结构的多晶硅栅4的顶部未形成所述接触孔10的开口206。如图4L所示，图4L显示了所述栅极结构的引出位置区域，可以看出，所述栅极结构的引出位置的栅极沟槽201的宽度满足形成接触孔10的要求，故在图4L中，在所述栅极结构的引出位置的多晶硅栅4顶部形成有接触孔10的开口206。
通常，在所述开口206和所述开口206a形成之后，还包括进行第二导电类型重掺杂离子的体区引出区注入的步骤，所述体区引出区注入在所述源区6对应的所述开口206和所述开口206a的底部形成体区引出区，以实现后续的接触孔10和所述体区5之间的欧姆接触。
之后，在所述开口206和所述开口206a中填充金属如钨形成所述接触孔10。
上述形成所述接触孔10的工艺对应于图3中的第五层光刻工艺。
如图4M所示，之后形成正面金属层11，采用光刻定义加刻蚀工艺对所述正面金属层11进行图形化。图形化后的所述正面金属层11通常会形成和所述源区6以及所述体区5连接的源电极结构以及和所述多晶硅栅4连接的栅电极结构。所述栅电极结构通过所述栅极结构的引出位置处的所述接触孔10和所述多晶硅栅4接触。
所述正面金属层11的形成工艺对应于图3中的第六层光刻工艺。
如图4M所示，形成接触衬垫，所述接触衬垫的形成区域通过光刻定义。所述接触衬垫通常由最顶层的所述正面金属层11组成。所述接触衬垫包括了引出所述源电极结构的源电极衬垫和引出所述栅电极结构的栅电极衬垫。所述接触衬垫的形成工艺对应于图3中的第七层光刻工艺。
如图4N所示，完成所述超级结器件的背面工艺。所述超级结器件的背面工艺包括：
对所述半导体衬底1进行背面减薄。
直接以减薄后的所述半导体衬底1作为所述漏区，这时要求所述半导体衬底1本身具有第一导电类型重掺杂。也能为：对减薄后的所述半导体衬底进行第一导电类型重掺杂的背面注入形成漏区。
在所述漏区背面形成背面金属层12。本发明实施例中，所述超级结器件的背面工艺不需要采用光刻定义，故所述超级结器件的背面工艺包括在图3中的第七层光刻工艺中。
本发明实施例中，超级结器件为N型器件，第一导电类型为N型，第二导电类型为P型。在其他实施例中也能为：超级结器件为P型器件，第一导电类型为P型，第二导电类型为N型。
本发明实施例中将超级结器件的栅极结构的引出也设置为通过沟槽栅结构顶部的接触孔引出，这样栅极结构能采用沟槽栅工艺形成并能很好的实现平坦化；在栅极结构形成后能实现平坦话的特点，使得本发明的沟槽栅工艺能很方便的设置在超级结的形成工艺之前，而在超级结形成之后也能很方便实现平坦化，最后能实现全平工艺，能大大降低器件的工艺难度；而沟槽栅工艺设置在超级结的形成工艺之前则能带来很多意向不到的技术效果，技术效果包括：
首先、能消除栅极结构的形成工艺的热过程对超级结的影响，栅极结构的形成工艺中的热过程主要包括牺牲氧化层的形成工艺以及栅氧化层3的形成工艺，栅极结构的热过程比较大，能大大减小对超级结的PN杂质的互相扩散的影响，从而能很好的解决本发明的技术问题，最后提高器件的性能。
其次、由于栅极结构的形成工艺位于超级结的形成工艺之前，故在形成栅极结构中不需要在考虑热过程对超级结的不利影响，使得栅极结构的形成工艺的热过程的使用不受限制，这样能得到较好质量的栅极结构，例如，采用牺牲氧化层工艺对沟槽栅的栅极沟槽201进行圆化时，形成牺牲氧化层的温度能根据本身的需要任意设置。
再次、现有技术中会采用两次体区5注入和推进而其中一次体区5的注入和推进设置在栅极结构形成之后，这样后一次的体区5的推进的热过程依然会对超级结的产生不利影响，但是，本发明实施例通过将栅极结构的形成工艺放置在超级结的形成工艺之前，体区5的注入和推进工艺会都在超级结的形成工艺之前，故本发明实施例还能防止体区5的推进的热过程对超级结的不利影响，进一步提高器件的性能。
再次、本发明实施例由于将栅极结构的形成工艺放置在超级结的形成工艺之前，故在形成栅极结构时器件单元区的表面本来就是暴露出来的，不需要采用场氧8的形成和刻蚀工艺来将器件单元区暴露出来，故本发明实施例能节省一次场氧8的光刻定义工艺即能节省一层和场氧8刻蚀相关的光罩。
而由于不再需要将器件单元区顶部的场氧8去除，故在器件单元区和终端区的边缘处不再具有场氧8的爬坡结构，整个场氧8的表面会呈平坦的结构，这样层间膜9形成在场氧8上之后也为平坦的结构，故不需要采用BPSG回流工艺来对层间膜9进行平坦化，所以本发明实施例能进一步减少BPSG回流工艺的热过程对超级结的不利影响，从而能进一步提升器件的性能。
另外，本发明实施例中，由于栅极结构在超级结的形成工艺之前形成，故源区6的形成工艺包括注入和退火推进工艺也都能设置在超级结的形成工艺之前，所以本发明实施例能进一步减少源区6的推进工艺的热过程对超级结的不利影响，从而能进一步提升器件的性能。
本发明实施例通过对栅极结构的工艺顺序的设置除了能取得和减少超级结的热过程相关的有益效果外，本发明实施例还能节约光罩，现具体说明如下：
首先、能节约上面描述的场氧8的光刻定义工艺的光罩。
其次、当在晶圆上先形成栅极结构，之后再形成体区5时，体区5的光刻中能直接采用栅极结构进行对准，不需要再采用第零层对准标记，故本发明实施例能节省第零层光罩。
再次、本发明实施例中，能直接在栅极结构的引出位置的顶部形成接触孔10来引出栅极结构，不需要再将栅极结构的多晶硅栅4通过爬坡延伸到场氧8的顶部，之后再在场氧8顶部的多晶硅上形成接触孔10来引出栅极结构，故不需要采用光刻工艺来对爬到场氧8顶部的多晶硅进行光刻定义，故本发明实施例还能节省一块多晶硅的光刻定义的光罩。
由于可知，本发明实施例能节约多层光罩，能大大降低工艺成本。
本发明实施例能在全平工艺的基础上，将源区6的形成工艺和场氧8的形成工艺结合在一起进行，将场氧8分成第一场氧子层81和第二场氧子层82，通常第一场氧子层81采用热氧化工艺形成，在第一场氧子层81完成之后再进行源区6的形成工艺且会在源区6的离子注入之前增加一步对源区6的形成区域的第一场氧子层81进行减薄的工艺，这样在源区6的退火激活过程中，由于源区6形成区域外有较厚的第一场氧8化层的保护，源区6在退火激活过程中外扩的掺杂杂质并不会进入到第一外延层的表面。
同时，由于场氧8中的第一场氧子层81通常为采用热氧化工艺形成，源区6的形成工艺放置在第一场氧子层81形成之后，故能消除第一场氧子层81的热氧化工艺的热过程对源区6的掺杂杂质形成的外扩影响，从而能进一步提升器件的性能。
本发明实施例的全平工艺则能降低超级结形成之后的热过程，从而降低超级结的杂质互相扩散并从而提高器件性能。
通过对本发明实施例方法进行相应变换能得到更多的实施例，例如具有如下变换：
在一种变换的实施例中，所述体区5的形成工艺设置在步骤一之前，在形成所述体区5之前还包括采用第零层光罩进行光刻并形成第零层对准标记的步骤。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (18)

1.一种超级结器件的制造方法，其特征在于，采用全平工艺实现，使栅极结构的形成工艺位于超级结的形成工艺之前，包括如下步骤：
步骤一、形成所述栅极结构，所述栅极结构为沟槽栅，所述沟槽栅的形成工艺包括：
提供具有第一导电类型的第一外延层，进行光刻工艺定义出栅极沟槽的形成区域；
对所述第一外延层进行刻蚀形成所述栅极沟槽，在所述栅极结构的引出位置处的所述栅极沟槽的宽度满足形成接触孔的要求；
在所述栅极沟槽的侧面形成栅氧化层，在所述栅极沟槽的底部表面形成底部氧化层；
在所述栅极沟槽中填充多晶硅栅，由形成于所述栅极沟槽中的所述栅氧化层、所述底部氧化层和所述多晶硅栅组成所述沟槽栅；
进行第一次平坦化使形成有所述沟槽栅的所述第一外延层的表面为平坦表面；
步骤二、进行所述超级结的形成工艺，包括：
在形成有所述沟槽栅的所述第一外延层的平坦表面进行光刻工艺定义出超级结沟槽的形成区域；
对所述第一外延层进行刻蚀形成超级结沟槽；
在所述超级结沟槽中填充第二导电类型的第二外延层，由填充于所述超级结沟槽中的第二外延层组成第二导电类型柱，由所述第二导电类型柱之间的所述第一外延层组成第一导电类型柱，所述第一导电类型柱和所述第二导电类型柱交替排列形成所述超级结；
进行第二次平坦化使形成有所述超级结的所述第一外延层的表面为平坦表面；
步骤三、形成源区，包括如下分步骤：
步骤31、形成第一场氧子层；
步骤32、定义出所述源区的形成区域；
步骤33、将所述源区的形成区域的所述第一场氧子层减薄；
步骤34、进行离子注入将第一导电类型杂质注入所述源区的形成区域中并形成所述源区；
步骤35、对所述源区的杂质进行退火激活；
步骤36、形成第二场氧子层，所述第二场氧子层覆盖在所述第一场氧子层表面上并由所述第一场氧子层和所述第二场氧子层叠加形成场氧，所述场氧具有无爬坡的平坦结构。
2.如权利要求1所述的超级结器件的制造方法，其特征在于：步骤一中，进行定义所述栅极沟槽的光刻工艺之前还包括在所述第一外延层表面形成第一硬质掩膜层的步骤，之后，先刻蚀所述第一硬质掩膜层再刻蚀所述第一外延层形成所述栅极沟槽，之后去除所述第一硬质掩膜层。
3.如权利要求1所述的超级结器件的制造方法，其特征在于：步骤一中，在所述栅极沟槽刻蚀完成之后以及所述栅氧化层形成之前还包括对所述栅极沟槽进行圆化的步骤，所述圆化包括：
采用热氧化工艺形成第一牺牲氧化层；
去除所述第一牺牲氧化层。
4.如权利要求3所述的超级结器件的制造方法，其特征在于：所述栅氧化层采用热氧化工艺形成在所述栅极沟槽侧面。
5.如权利要求4所述的超级结器件的制造方法，其特征在于：所述底部氧化层和所述栅氧化层采用相同工艺同时形成；
或者，所述底部氧化层的厚度大于所述栅氧化层的厚度，所述底部氧化层和所述栅氧化层分开形成。
6.如权利要求1所述的超级结器件的制造方法，其特征在于，还包括步骤：采用离子注入和退火推进工艺形成体区，所述体区的形成区域通过光刻定义。
7.如权利要求6所述的超级结器件的制造方法，其特征在于：所述体区的形成工艺设置在步骤二之前。
8.如权利要求7所述的超级结器件的制造方法，其特征在于：所述体区的形成工艺设置在步骤一之前，在形成所述体区之前还包括采用第零层光罩进行光刻并形成第零层对准标记的步骤。
9.如权利要求7所述的超级结器件的制造方法，其特征在于：所述体区的形成工艺设置在步骤一之后。
10.如权利要求1所述的超级结器件的制造方法，其特征在于：步骤31中，所述第一场氧子层采用热氧化工艺形成；
步骤36中所述第二场氧子层采用以TEOS为硅源的沉积工艺形成。
11.如权利要求10所述的超级结器件的制造方法，其特征在于：所述第一场氧子层的厚度为
所述第二场氧子层的厚度为
12.如权利要求1所述的超级结器件的制造方法，其特征在于：在步骤三完成后，还包括步骤：
形成层间膜、接触孔，所述接触孔的形成区域通过光刻定义，所述栅极结构的引出位置处形成有对应的所述接触孔；
之后形成正面金属层，采用光刻定义加刻蚀工艺对所述正面金属层进行图形化，图形化后的所述正面金属层所形成的电极包括栅电极结构，所述栅电极结构通过所述栅极结构的引出位置处的所述接触孔和所述多晶硅栅接触；
形成接触衬垫，所述接触衬垫的形成区域通过光刻定义；
完成所述超级结器件的背面工艺。
13.如权利要求12所述的超级结器件的制造方法，其特征在于：所述层间膜覆盖在平坦的所述场氧表面上；
所述层间膜采用USG氧化工艺或TEOS氧化工艺形成。
14.如权利要求1所述的超级结器件的制造方法，其特征在于：步骤二中，所述超级结的形成工艺中采用了第二硬质掩膜层，所述第二硬质掩膜层由第二底部氧化层、中间氮化层和顶部氧化层叠加而成，采用了所述第二硬质掩膜层时所述超级结的形成工艺包括步骤：
形成所述第二硬质掩膜层；
采用光刻工艺定义出所述超级结沟槽的形成区域；
依次对所述第二硬质掩膜层和所述第一外延层进行刻蚀形成所述超级结沟槽；
去除所述第二硬质掩膜的顶部氧化层，采用热氧化工艺形成第二牺牲氧化层并接着去除所述第二牺牲氧化层；
去除所述第二硬质掩膜的中间氮化层；
在所述超级结沟槽中进行外延填充形成所述第二外延层；
对所述第二外延层进行化学机械研磨工艺实现所述第二次平坦化，使所述第二外延层仅填充在所述超级结沟槽中；
将所述第二硬质掩膜层的第二底部氧化层全部去除或仅去除部分厚度。
15.如权利要求12所述的超级结器件的制造方法，其特征在于：所述第一外延层形成于半导体衬底上，所述超级结器件的背面工艺包括：
对所述半导体衬底进行背面减薄；
直接以减薄后的所述半导体衬底作为漏区，或者对减薄后的所述半导体衬底进行第一导电类型重掺杂的背面注入形成漏区；
在所述漏区背面形成背面金属层。
16.如权利要求1所述的超级结器件的制造方法，其特征在于：所述第一次平坦化采用回刻工艺或者化学机械研磨工艺实现。
17.如权利要求1所述的超级结器件的制造方法，其特征在于：步骤32中采用光刻工艺形成的光刻胶图形定义出所述源区的形成区域；步骤34的所述源区的离子注入完成之后还包括去除所述光刻胶图形的步骤。
18.如权利要求1所述的超级结器件的制造方法，其特征在于：步骤33中采用湿法工艺实现对所述第一场氧子层减薄。
CN202111210598.3A 2021-10-18 2021-10-18 超级结器件的制造方法 Active CN114023650B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111210598.3A CN114023650B (zh) 2021-10-18 2021-10-18 超级结器件的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111210598.3A CN114023650B (zh) 2021-10-18 2021-10-18 超级结器件的制造方法

Publications (2)

Publication Number Publication Date
CN114023650A CN114023650A (zh) 2022-02-08
CN114023650B true CN114023650B (zh) 2023-08-22

Family

ID=80056555

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111210598.3A Active CN114023650B (zh) 2021-10-18 2021-10-18 超级结器件的制造方法

Country Status (1)

Country Link
CN (1) CN114023650B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116646251B (zh) * 2023-07-27 2023-09-19 北京智芯微电子科技有限公司 超级结器件的制造方法、超级结器件、芯片和电路

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111261718A (zh) * 2020-01-21 2020-06-09 上海华虹宏力半导体制造有限公司 Nldmos器件及工艺方法
CN111540685A (zh) * 2020-05-29 2020-08-14 上海华虹宏力半导体制造有限公司 超级结器件的制造方法
CN111900090A (zh) * 2020-08-26 2020-11-06 上海华虹宏力半导体制造有限公司 超级结器件的制造方法
CN111900089A (zh) * 2020-08-26 2020-11-06 上海华虹宏力半导体制造有限公司 超级结器件的制造方法
CN111986997A (zh) * 2020-08-26 2020-11-24 上海华虹宏力半导体制造有限公司 超级结器件的制造方法
CN112002643A (zh) * 2020-08-21 2020-11-27 上海华虹宏力半导体制造有限公司 超级结器件的制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5560931B2 (ja) * 2010-06-14 2014-07-30 富士電機株式会社 超接合半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111261718A (zh) * 2020-01-21 2020-06-09 上海华虹宏力半导体制造有限公司 Nldmos器件及工艺方法
CN111540685A (zh) * 2020-05-29 2020-08-14 上海华虹宏力半导体制造有限公司 超级结器件的制造方法
CN112002643A (zh) * 2020-08-21 2020-11-27 上海华虹宏力半导体制造有限公司 超级结器件的制造方法
CN111900090A (zh) * 2020-08-26 2020-11-06 上海华虹宏力半导体制造有限公司 超级结器件的制造方法
CN111900089A (zh) * 2020-08-26 2020-11-06 上海华虹宏力半导体制造有限公司 超级结器件的制造方法
CN111986997A (zh) * 2020-08-26 2020-11-24 上海华虹宏力半导体制造有限公司 超级结器件的制造方法

Also Published As

Publication number Publication date
CN114023650A (zh) 2022-02-08

Similar Documents

Publication Publication Date Title
CN113745116B (zh) 超级结器件及其制造方法
TWI388059B (zh) The structure of gold-oxygen semiconductor and its manufacturing method
JP4109565B2 (ja) 半導体装置の製造方法および半導体装置
JP5442921B2 (ja) ゲート酸化膜の完全性を向上させた半導体トレンチ素子
US8084817B2 (en) Semiconductor device and method for fabricating the same
CN111200008B (zh) 超结器件及其制造方法
CN111883592A (zh) 屏蔽栅沟槽功率器件及其制造方法
CN111986997A (zh) 超级结器件的制造方法
CN111370487A (zh) 沟槽栅mosfet器件及其制造方法
CN106129105B (zh) 沟槽栅功率mosfet及制造方法
WO2023066096A1 (zh) 超级结器件及其制造方法
CN111900090B (zh) 超级结器件的制造方法
CN112002643B (zh) 超级结器件的制造方法
CN106298544B (zh) 沟槽dmos器件的制造方法和结构
CN111900089B (zh) 超级结器件的制造方法
CN114023650B (zh) 超级结器件的制造方法
CN114023649B (zh) 超级结器件的制造方法
CN112053945B (zh) 沟槽栅的制造方法
CN111200025A (zh) 超结器件及其制造方法
KR101577072B1 (ko) 반도체 장치 및 그 제조 방법
CN111627984B (zh) 超结器件及其制造方法
KR102554248B1 (ko) 수퍼 정션 반도체 장치 및 이의 제조 방법
CN115662902A (zh) 沟槽型场效应晶体管的制作方法
CN108807517B (zh) 沟槽栅超结器件及其制造方法
TWI414025B (zh) Power gold - oxygen half - effect transistor structure and its manufacturing method

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant