CN102097470A - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其制造方法。该半导体器件具备第一导电型的第一半导体层、第一导电型的第二半导体层、第二导电型的第三半导体层、第一导电型的第四半导体层、第一沟槽、第二沟槽、绝缘膜、栅极电极、第一主电极、第二主电极、沟道截断层以及沟道截断电极。第一沟槽贯通第四半导体层以及第三半导体层而到达第二半导体层。第二沟槽贯通比第一沟槽靠终端侧的第四半导体层以及第三半导体层而到达第二半导体层。第二沟槽将第四半导体层以及第三半导体层分割为包括形成有第一沟槽的区域的元件部和终端部。沟道截断层隔着绝缘膜设置在第二沟槽内。沟道截断电极设置在第三半导体层以及第四半导体层的终端部上，将沟道截断层与终端部连接。
Description
本申请基于2009年12月14日提交的日本在先专利申请2009-282526，并要求享受其优先权，后一份申请以引用方式全部并入本申请。
技术领域
本发明涉及一种半导体器件及其制造方法。
背景技术
在功率半导体器件中需要使基极以及源极终端化。例如，在日本特开2009-505434号公报中公开了如下内容：为了在元件区域上有选择地形成源极区域，使用掩膜注入源极掺杂剂。即，为了决定源极区域，需要通过光刻以及蚀刻来制作掩膜。源极区域不形成在终端区域上。因此，不能够通过共通的相同工序来形成元件区域的构造和终端区域的构造，工序数增加，成本提高。
发明内容
本发明鉴于上述问题而做成，其目的在于，提供一种能够通过共通的相同工序来形成元件区域的构造和终端区域的构造并能够抑制工序数增加和成本提高的半导体器件及其制造方法。
本发明提供一种半导体器件，具备：第一导电型的第一半导体层；第一导电型的第二半导体层，设置在上述第一半导体层上，第一导电型杂质浓度比上述第一半导体层低；第二导电型的第三半导体层，设置在上述第二半导体层上；第一导电型的第四半导体层，设置在上述第三半导体层上，第一导电型杂质浓度比上述第二半导体层高；第一沟槽，贯通上述第四半导体层以及上述第三半导体层而到达上述第二半导体层；第二沟槽，贯通比上述第一沟槽靠终端侧的上述第四半导体层以及上述第三半导体层而到达上述第二半导体层，将上述第四半导体层以及上述第三半导体层分割为包括形成了上述第一沟槽的区域的元件部和终端部；绝缘膜，设于上述第一沟槽以及上述第二沟槽的内壁；栅极电极，隔着上述绝缘膜设置在上述第一沟槽内；第一主电极，设于上述第一半导体层的与设置了上述第二半导体层的面相反侧的面；第二主电极，与上述第三半导体层以及上述第四半导体层的上述元件部相接地设置；沟道截断层，隔着上述绝缘膜设置在上述第二沟槽内；以及沟道截断电极，设置在上述第三半导体层以及上述第四半导体层的上述终端部上，将上述沟道截断层与上述终端部连接。
本发明还提供一种半导体器件的制造方法，具备：在第一导电型的第一半导体层上，形成第一导电型杂质浓度比上述第一半导体层低的第一导电型的第二半导体层的工序；在上述第二半导体层的整个面，形成第二导电型的第三半导体层的工序；在上述第三半导体层的整个面，形成第一导电型杂质浓度比上述第二半导体层高的第一导电型的第四半导体层的工序；同时形成第一沟槽和第二沟槽的工序，该第一沟槽贯通上述第四半导体层以及上述第三半导体层而到达上述第二半导体层，该第二沟槽贯通比上述第一沟槽靠终端侧的上述第四半导体层以及上述第三半导体层而到达上述第二半导体层，并将上述第四半导体层以及上述第三半导体层分割为包括形成了上述第一沟槽的区域的元件部和终端部；在上述第一沟槽以及上述第二沟槽的内壁形成绝缘膜的工序；以相同材料同时形成栅极电极和沟道截断层的工序，该栅极电极形成在上述第一沟槽内的上述绝缘膜的内侧，上述沟道截断层形成在上述第二沟槽内的上述绝缘膜的内侧；在上述第一半导体层的与设置了上述第二半导体层的面相反侧的面，形成第一主电极的工序；形成与上述第三半导体层以及上述第四半导体层的上述元件部相接的第二主电极的工序；以及形成沟道截断电极的工序，该沟道截断电极将上述沟道截断层与上述第三半导体层及上述第四半导体层的上述终端部连接。
根据本发明所涉及的半导体器件及其制造方法，在元件区域上形成沟槽栅极型晶体管的同时，不增加多余的工序就还能够形成终端构造。结果，能够实现大幅度的成本降低。
附图说明
图1是实施方式所涉及的半导体器件的示意截面图。
图2(a)～(b)是表示该半导体器件中的主要部分的平面布局的示意图。
图3(a)～(b)是表示该半导体器件的制造方法的示意截面图。
图4(a)～(b)是表示该半导体器件的制造方法的示意截面图。
图5(a)～(b)是表示该半导体器件的制造方法的示意截面图。
图6(a)～(b)是表示该半导体器件的制造方法的示意截面图。
图7是其他实施方式所涉及的半导体器件中的终端部的示意截面图。
图8是又一其他实施方式所涉及的半导体器件的示意截面图。
具体实施方式
根据实施方式，半导体器件具备第一导电型的第一半导体层、第一导电型的第二半导体层、第二导电型的第三半导体层、第一导电型的第四半导体层、第一沟槽、第二沟槽、绝缘膜、栅极电极、第一主电极、第二主电极、沟道截断层以及沟道截断电极。上述第二半导体层设置在上述第一半导体层上，第一导电型杂质浓度比上述第一半导体层低。上述第三半导体层设置在上述第二半导体层上。上述第四半导体层设置在上述第三半导体层上，第一导电型杂质浓度比上述第二半导体层高。上述第一沟槽贯通上述第四半导体层以及上述第三半导体层而到达上述第二半导体层。上述第二沟槽贯通比上述第一沟槽靠终端侧的上述第四半导体层以及上述第三半导体层而到达上述第二半导体层。上述第二沟槽将上述第四半导体层以及上述第三半导体层分割为包括形成有上述第一沟槽的区域的元件部和终端部。上述绝缘膜设置在上述第一沟槽以及上述第二沟槽的内壁上。上述栅极电极隔着上述绝缘膜设置在上述第一沟槽内。上述第一主电极设置在上述第一半导体层的设置有上述第二半导体层的面的相反侧面上。上述第二主电极与上述第三半导体层以及上述第四半导体层的上述元件部相接地设置。上述沟道截断层隔着上述绝缘膜设置在上述第二沟槽内。上述沟道截断电极设置在上述第三半导体层以及上述第四半导体层的上述终端部上，将上述沟道截断层与上述终端部连接。
以下，参照附图说明实施方式。在以下的实施方式中，将第一导电型设为n型、将第二导电型设为p型进行说明，但将第一导电型设为p型、将第二导电型设为n型也能够适用本发明。并且，作为半导体例示了硅，但是也可以使用硅以外的半导体(例如SiC、GaN等化合物半导体)。并且，作为绝缘膜能够使用氧化硅膜、氮化硅膜、氮氧化硅膜等。
图1是实施方式所涉及的半导体器件的示意截面图。图2(a)是表示该半导体器件中的主要部分的平面布局的示意图。图1对应于图2(a)中的A-A截面。
本实施方式的半导体器件为纵型器件，在门导通时，在设置在半导体层的一个主面侧的第一主电极与设置在另一个主面侧的第二主电极之间的纵向上流动电流。
本实施方式的半导体器件具有元件区域10和终端区域20。在元件区域10上形成有沟槽栅极构造的金属氧化物半导体场效应晶体管(MOSFET：Metal-Oxide-Semiconductor Field Effect Transistor)或者金属绝缘半导体场效应晶体管(MISFET：Metal-Insulator-Semiconductor Field Effect Transistor)。终端区域20包围在元件区域10的周围。
半导体层包括n+型的漏极层或者基板(第一半导体层)11、n-型的漂移层(第二半导体层)12、p型的基极层(第三半导体层)13以及n+型的源极层(第四半导体层)14。漂移层12的n型杂质浓度比漏极层11以及源极层14低。
漂移层12设置在漏极层11上，基极层13设置在漂移层12上，源极层14设置在基极层13上。
在元件区域10上形成第一沟槽T1。第一沟槽T1贯通元件区域10上的源极层14以及基极层13而到达漂移层12。在第一沟槽T1的侧壁以及底部形成有作为栅极绝缘膜起作用的绝缘膜15。在第一沟槽T1内隔着绝缘膜15埋入有栅极电极16a。
在元件区域10上形成有多个第一沟槽T1以及栅极电极16a，它们如图2所示例如按照条纹状的平面图案形成。另外，第一沟槽T1以及栅极电极16a不限于条纹状的平面图案，也可以布局为格子状、多个岛状。
在终端区域20上形成有第二沟槽T2。第二沟槽T2贯通终端区域20上的源极层14以及基极层13而到达漂移层12。第一沟槽T1与第二沟槽T2为大致相同深度。第二沟槽T2的宽度比各第一沟槽T1宽。
如图2所示，第二沟槽T2连续地包围元件区域10的周围。通过第二沟槽T2，源极层14以及基极层13被分割为包括形成有第一沟槽T1的元件区域10的元件部51、和比第二沟槽T2靠终端侧的终端部52。
在第二沟槽T2的侧壁以及底部形成有绝缘膜15。并且，在第一沟槽T1与第二沟槽T2之间的源极层14的表面上、以及比第二沟槽T2靠终端侧的源极层14的表面上也形成有绝缘膜15。形成在第一沟槽T1内的绝缘膜15、形成在第二沟槽T2内的绝缘膜15以及形成在源极层14表面上的绝缘膜15，如后述那样，通过相同工序同时形成，并由相同材料一体地形成。
在第二沟槽T2内的终端侧的外周部，隔着绝缘膜15设置有沟道截断层16c。沟道截断层16c形成为从第二沟槽T2内跨在终端部52的源极层14上，覆盖第二沟槽T2和终端部52的台部。即，沟道截断层16c隔着绝缘膜15设置在第二沟槽T2的外周部以及终端部52上。
在终端区域20中，在第一沟槽T1与第二沟槽T2之间的源极层14上，隔着绝缘膜15设置有栅极布线16b。如图2所示，栅极布线16b在第二沟槽T2的内侧包围元件区域10的周围。
条纹状地延伸的各栅极电极16a的两端部被向第一沟槽T1的上方引出，该部分与栅极布线16b连接。由此，各栅极电极16a与栅极布线16b电连接。
栅极电极16a、栅极布线16b以及沟道截断层16c，如后述那样，通过相同工序同时地形成，并由相同材料(例如多晶硅)形成。
在栅极电极16a上、绝缘膜15上以及栅极布线16b上形成有层间绝缘膜17。层间绝缘膜17封闭第一沟槽T1的开口。并且，层间绝缘膜17覆盖栅极布线16b。并且，在第二沟槽T2内的元件区域10侧的内周部、以及沟道截断层16c上也形成有层间绝缘膜17。层间绝缘膜17覆盖第二沟槽T2的内周侧的台部。
在漏极层11，在与设置有漂移层12的面相反侧的面的整个面，作为第一主电极而设置有漏极电极31。漏极层11与漏极电极31电连接。
在元件区域10的层间绝缘膜17上，作为第二主电极而设置有源极电极32。在元件区域10上形成有贯通层间绝缘膜17、绝缘膜15以及源极层14而到达基极层13的表面的接触开口18a，在该接触开口18a内设置有源极电极32。接触开口18a内的源极电极32与源极层14的侧面及基极层13的表面欧姆接触。在源极电极32与基极层13的接触部，形成有p型杂质浓度比基极层13高的p+型的基极接触层19a。源极层14以及基极层13与源极电极32电连接。在元件区域10的最靠终端区域20侧，形成有源极电极32的接触构造。
从栅极布线16b之上到第二沟槽T2的内周部，在层间绝缘膜17上设置有场板电极33。在栅极布线16b上的层间绝缘膜17上，形成有贯通层间绝缘膜17而到达栅极布线16b的接触开口18b，在该接触开口18b内设置有场板电极33。接触开口18b内的场板电极33与栅极布线16b欧姆接触。在场板电极33与栅极布线16b的接触部，形成有p型杂质浓度比基极层13高的p+型的栅极布线接触层19b。栅极布线16b与场板电极33电连接。
在沟道截断层16c上的层间绝缘膜17上设置有沟道截断电极34。在沟道截断层16c上的层间绝缘膜17上形成有贯通层间绝缘膜17而到达沟道截断层16c的接触开口18c，在该接触开口18c内设置有沟道截断电极34。接触开口18c内的沟道截断电极34与沟道截断层16c欧姆接触。在沟道截断电极34与沟道截断层16c的接触部形成有p型杂质浓度比基极层13高的p+型的沟道截断接触层19c。沟道截断层16c与沟道截断电极34电连接。
在终端部52的基极层13，在比沟道截断层16c靠终端侧的表面上未设置源极层14。在其表面上设置有p型杂质浓度比基极层13高的p+型的终端接触层19d。沟道截断电极34也设置在终端接触层19d上，并与终端接触层19d欧姆接触。因此，沟道截断层16c与终端部52的表面经由沟道截断电极34电连接。沟道截断层16c以及沟道截断电极34以包围基极层13以及源极层14的元件部51的方式形成为环状。
漏极电极31、源极电极32、场板电极33、沟道截断电极34的材料，使用金属材料。并且，如后述那样，源极电极32、场板电极33、沟道截断电极34通过相同的工序同时地形成，并由相同材料构成。
在以上说明了的本实施方式的半导体器件中，当通过栅极布线16b对栅极电极16a赋予希望的电位时，在元件区域10的基极层13中的与栅极电极16a相对的部分形成n沟道(反转层)。由此，通过漏极层11、漂移层12、n沟道以及源极层14，在漏极电极31与源极电极32之间流动电流，成为导通状态。
并且，在相对于源极电极32使漏极电极31成为高电位的状态下，从基极层13与漂移层12的p-n结延伸出过流层。该过流层为，在终端区域20的漂移层12中沿纵向以及朝向终端的横向延伸，由此能够得到高耐压。
并且，在终端区域20中，以覆盖源极层14以及基极层13的元件部51与第二沟槽T2的内周部之间的台阶部的方式，设置有场板电极33，该场板电极33的电位与栅极电位大致相等。由此，在终端区域20中，尤其能够抑制向源极层14以及基极层13的元件部51的端部或者角部的电场集中。另外，即使场板电极33不与栅极布线16b连接而与源极电极32连接，也能够得到同样效果。
从晶片状态的切断时的切断面即终端面60由于切断时的影响而破碎，具有电阻降低的倾向。因此，通过该终端面60，终端部52的表面与漏极层11以及漏极电极31电连接，终端部52的表面成为与漏极电位大致相同的电位。并且，与终端部52的表面连接的沟道截断电极34以及与沟道截断电极34连接的沟道截断层16c也成为与漏极电位大致相同的电位。由此，过流层的延伸被截断，过流层不会到达终端面60。结果，能够防止电流通过终端面60的破碎部泄漏。
终端部52的表面为杂质浓度比较高的接触层19d，在该接触层19d的表面上连接有沟道截断电极34。因此，经由低电阻的接触层19d能够可靠地确保沟道截断电极34与漏极电极31的电连接。
本实施方式的半导体器件为，在晶片状态下进行各要素的形成，如图2(b)所示，通过将晶片W例如沿着格子状的切割线DL进行切断，由此晶片W被单片化为多个芯片C。此时的切断面成为图1、图2(a)所示的被单片化的器件中的终端面60。
如以下说明的那样，本实施方式的半导体器件能够通过与形成元件区域10的构造的工序相同的工序同时也形成终端区域20的构造。
下面，参照图3～图6说明本实施方式所涉及的半导体器件的制造方法。
首先，如图3(a)所示，在n+型的漏极层(基板)11的整个面上形成n-型的漂移层12。然后，如图3(b)所示，在漂移层12的整个面上形成p型的基极层13。然后，如图4(a)所示，在基极层13的整个面上形成n+型的源极层14。
在本实施方式中，在不仅包括元件区域还包括终端区域的漂移层12上的整个区域上形成基极层13以及源极层14。例如，在其整个区域上将杂质注入到漂移层12中之后，进行退火而使所注入的杂质扩散，由此能够形成基极层13。或者，也可以在漏极层12上使基极层13进行外延成长，对于源极层14也同样能够通过离子注入法或者外延成长法来形成。
接着，如图4(b)所示，形成贯通源极层14以及基极层13而到达漂移层12的第一沟槽T1、和同样贯通源极层14以及基极层13而到达漂移层12的第二沟槽T2。例如，通过使用有选择地形成了开口的未图示的掩膜的活性离子腐蚀(RIE：Reactive Ion Etching)法，同时形成第一沟槽T1和第二沟槽T2。基极层13以及源极层14的层叠体通过第二沟槽T2被分割为元件部51和终端部52。
接着，如图5(a)所示，在第一沟槽T1的内壁、第二沟槽T2的内壁以及源极层14的表面上形成绝缘膜15。之后，在绝缘膜15上形成导电材料16。导电材料16例如为多晶硅。导电材料16还埋入到第一沟槽T1以及第二沟槽T2内。
接着，在导电材料16上形成未图示的掩膜而进行导电材料16的回蚀。由此，如图5(b)所示，导电部件16的一部分被有选择地残留。在第一沟槽T1内残留成为栅极电极16a的导电材料。在第二沟槽T2的外周部以及终端部52上一部分上，残留成为沟道截断层16c的导电材料。在第一沟槽T1与第二沟槽T2之间的绝缘膜15上残留成为栅极布线16b的导电材料。
接着，如图6(a)所示，在绝缘膜15上形成层间绝缘膜17。层间绝缘膜17覆盖栅极电极16a、栅极布线16b以及沟道截断层16c。
接着，如图6(b)所示，形成贯通层间绝缘膜17而到达其下方的层的开口18a～18d。开口18a～18d通过使用了未图示的掩膜的RIE法同时地形成。
开口18a贯通层间绝缘膜17、绝缘膜15以及元件部51的源极层14，到达元件部51的基极层13。在开口18a的侧面上露出源极层14，在底部露出基极层13。
开口18b贯通层间绝缘膜17而到达栅极布线16b。在开口18b的底部露出栅极布线16b。
开口18c贯通层间绝缘膜17而到达沟道截断层16c。在开口18c的底部露出沟道截断层16c。
开口18d贯通终端部52上的层间绝缘膜17、绝缘膜15以及源极层14而到达终端部52的基极层13。在开口18d的底部露出终端部52的基极层13。
接着，对在各开口18a～18d的底部露出的面同时进行p型杂质的注入，之后进行退火。由此，如图1所示，在各开口18a～18d的底部分别形成p+型的基极接触层19a、栅极布线接触层19b、沟道截断接触层19c以及终端接触层19d。
接着，例如通过蒸镀法在层间绝缘膜17上沿着整个面形成了电极材料之后，使用未图示的掩膜进行选择性蚀刻。由此，如图1所示，形成源极电极32、场板电极33以及沟道截断电极34。并且，在漏极层11的背面的整个面上形成漏极电极31。
源极电极32也填充在开口18a内。开口18a内的源极电极32与元件部51的源极层14的侧面连接。并且，源极电极32在开口18a的底部经由基极接触层19a与元件部51的基极层13电连接。
场板电极33也填充在开口18b内。场板电极33在开口18b的底部经由栅极布线接触层19b与栅极布线16b电连接。
沟道截断电极34也填充在开口18c内。沟道截断电极34在开口18c的底部经由沟道截断接触层19c与沟道截断层16c电连接。
并且，在比沟道截断层16c靠终端侧的终端接触层19d上也形成有沟道截断电极34。沟道截断电极34通过终端接触层19d以及终端面60的破碎部与漏极电极31电连接。
在本实施方式中，在包括元件区域以及终端区域的整个区域中形成了基极层13以及源极层14之后，在元件区域上形成用于沟槽栅极型晶体管的第一沟槽T1，并且在同时在终端区域形成第二沟槽T2。通过第二沟槽T2，元件区域的基极层13以及源极层14被与终端侧的部分分割并进行终端化。即，不进行光刻工序就能够使基极层13以及源极层14终端化。不需要如下工序：通过光刻以及蚀刻形成掩膜，并使用该掩膜对元件区域有选择地进行杂质注入，而形成基极层13以及源极层14。
并且，在本实施方式中，在元件区域上形成沟槽栅极型晶体管的同时，不增加多余的工序就还能够形成终端构造。结果，实现大幅度的成本降低。
另外，如图7所示，也可以不除去而残留终端部52的源极层14，并使沟道截断电极34相对于该源极层14的表面接触。在该情况下，也能够通过杂质浓度比较高(低电阻)的源极层14以及终端面60的破碎部，可靠地使沟道截断电极34成为漏极电位。
在上述实施方式中，在图6(a)所示的状态下，通过在比沟道截断层16c靠终端侧的层间绝缘膜17上不形成掩膜，由此与形成元件区域的开口18a同时，终端部52上的层间绝缘膜17、绝缘膜15以及源极层14也被蚀刻，露出基极层13的表面(图6(b))。并且，能够在开口18a的底部注入p型杂质而形成基极接触层19a的工序的同时，在终端部52的基极层13表面也注入p型杂质而形成终端接触层19d。即，由于能够同时形成用于使终端部52表面与沟道截断电极34的接触部成为低电阻的接触层19d、和使元件区域10的基极层13与源极电极32连接的接触层19a，因此效率较高。
图1表示源极电极32、场板电极33、沟道截断电极34通过沟槽接触构造而与各层连接的例子，但是也可以如图8所示那样成为各电极在各层的表面上进行接触的构造。
在上述的图6(b)所示的工序中，开口18a贯通层间绝缘膜17以及绝缘膜15为止，从该开口18a的底部的源极层14表面注入p型杂质并进行热处理，由此形成到达基极层13的接触层19a。同样，开口18b贯通层间绝缘膜17为止，对该开口18b的底部的栅极布线16b表面进行p型杂质的注入以及热处理，由此形成接触层19b。同样，开口18c贯通层间绝缘膜17为止，对该开口18c的底部的栅极布线16c表面进行p型杂质的注入以及热处理，由此形成接触层19c。同样，开口18d贯通层间绝缘膜17以及绝缘膜15为止，从该开口18d的底部的源极层14表面注入p型杂质并进行热处理，由此形成到达终端部52的基极层13的接触层19d。这些工序同时进行。
在图8的构造中，源极电极32与源极层14的表面接触，并且经由从源极层14表面到达基极层13的接触层19a与基极层13电连接。场板电极33与在栅极布线16b的表面上形成的接触层19b接触。沟道截断电极34与在沟道截断层16c的表面上形成的接触层19c接触。沟道截断层16c与在终端部52的表面上形成的接触层19d接触。
本发明不仅限于MOSFET，也能够适用于电子注入增强栅晶体管(IEGT：Iniection Enhanced Gate Transistor)、绝缘栅双极晶体管(IGBT：Insulated Gate Bipolar Transistor)等。
对于本领域技术人员来说，其他优点和变通是很容易联想得到的。因此，本发明就其较宽方面而言，并不限于本申请给出和描述的具体细节和说明性实施例。因此，在不偏离所附权利要求及其等同物定义的总发明构思精神或保护范围的前提下，可以做出各种修改。
Claims (15)
1.一种半导体器件，其特征在于，具备：
第一导电型的第一半导体层；
第一导电型的第二半导体层，设置在上述第一半导体层上，第一导电型杂质浓度比上述第一半导体层低；
第二导电型的第三半导体层，设置在上述第二半导体层上；
第一导电型的第四半导体层，设置在上述第三半导体层上，第一导电型杂质浓度比上述第二半导体层高；
第一沟槽，贯通上述第四半导体层以及上述第三半导体层而到达上述第二半导体层；
第二沟槽，贯通比上述第一沟槽靠终端侧的上述第四半导体层以及上述第三半导体层而到达上述第二半导体层，将上述第四半导体层以及上述第三半导体层分割为元件部和终端部，该元件部包括形成了上述第一沟槽的区域；
绝缘膜，设于上述第一沟槽以及上述第二沟槽的内壁；
栅极电极，隔着上述绝缘膜设置在上述第一沟槽内；
第一主电极，设于上述第一半导体层的与设置了上述第二半导体层的面相反侧的面；
第二主电极，与上述第三半导体层以及上述第四半导体层的上述元件部相接地设置；
沟道截断层，隔着上述绝缘膜设置在上述第二沟槽内；以及
沟道截断电极，设置在上述第三半导体层以及上述第四半导体层的上述终端部上，将上述沟道截断层与上述终端部连接。
2.如权利要求1所述的半导体器件，其特征在于，
上述第二沟槽连续地包围在上述元件部的周围。
3.如权利要求1所述的半导体器件，其特征在于，
上述沟道截断层连续地包围在上述元件部的周围。
4.如权利要求1所述的半导体器件，其特征在于，
上述沟道截断电极连续地包围在上述元件部的周围。
5.如权利要求1所述的半导体器件，其特征在于，
还具备第二导电型的接触层，该第二导电型的接触层设在上述第三半导体层的与上述第二主电极相接的部分以及与上述沟道截断电极相接的部分，第二导电型杂质浓度比所述第三半导体层高。
6.如权利要求1所述的半导体器件，其特征在于，
在上述第一沟槽与上述第二沟槽之间的上述第四半导体层上，也设置了上述绝缘膜。
7.如权利要求6所述的半导体器件，其特征在于，
还具备栅极布线，该栅极布线设置在上述第一沟槽与上述第二沟槽之间的上述第四半导体层上的上述绝缘膜上，并与上述栅极电极连接。
8.如权利要求7所述的半导体器件，其特征在于，
上述栅极布线连续地包围在上述元件部的周围。
9.如权利要求7所述的半导体器件，其特征在于，
还具备场板电极，该场板电极设置在上述栅极布线之上，并与上述栅极布线连接。
10.如权利要求9所述的半导体器件，其特征在于，
上述沟道截断层设置在上述第二沟槽内的上述终端部侧的外周部，
上述场板电极还设置在上述第二沟槽内的上述元件部侧的内周部。
11.如权利要求1所述的半导体器件，其特征在于，
还具备第二导电型的接触层，该第二导电型的接触层设在上述终端部的上述第三半导体层的表面，第二导电型杂质浓度比所述第三半导体层高；
上述沟道截断电极与上述接触层连接。
12.如权利要求1所述的半导体器件，其特征在于，
对上述终端部的表面，通过终端面来赋予上述第一主电极的电位，该终端面是从晶片状态的切断面。
13.一种半导体器件的制造方法，其特征在于，具备：
在第一导电型的第一半导体层上，形成第一导电型杂质浓度比上述第一半导体层低的第一导电型的第二半导体层的工序；
在上述第二半导体层的整个面，形成第二导电型的第三半导体层的工序；
在上述第三半导体层的整个面，形成第一导电型杂质浓度比上述第二半导体层高的第一导电型的第四半导体层的工序；
同时形成第一沟槽和第二沟槽的工序，该第一沟槽贯通上述第四半导体层以及上述第三半导体层而到达上述第二半导体层，该第二沟槽贯通比上述第一沟槽靠终端侧的上述第四半导体层以及上述第三半导体层而到达上述第二半导体层，并将上述第四半导体层以及上述第三半导体层分割为元件部和终端部，该元件部包括形成了上述第一沟槽的区域；
在上述第一沟槽以及上述第二沟槽的内壁形成绝缘膜的工序；
以相同材料同时形成栅极电极和沟道截断层的工序，该栅极电极形成在上述第一沟槽内的上述绝缘膜的内侧，上述沟道截断层形成在上述第二沟槽内的上述绝缘膜的内侧；
在上述第一半导体层的与设置了上述第二半导体层的面相反侧的面，形成第一主电极的工序；
形成与上述第三半导体层以及上述第四半导体层的上述元件部相接的第二主电极的工序；以及
形成沟道截断电极的工序，该沟道截断电极将上述沟道截断层与上述第三半导体层及上述第四半导体层的上述终端部连接。
14.如权利要求13所述的半导体器件的制造方法，其特征在于，
还具备以下工序：在形成上述第二主电极以及上述沟道截断电极之前，在上述元件部的上述第三半导体层的与上述第二主电极相接的部分、上述沟道截断层的与上述沟道截断电极相接的部分、以及上述终端部的上述第三半导体层的与上述沟道截断电极相接的部分，同时形成第二导电型杂质浓度比上述第三半导体层高的第二导电型的接触层。
15.如权利要求14所述的半导体器件的制造方法，其特征在于，
形成上述接触层的工序具有：
同时形成第一接触开口、第二接触开口和第三接触开口的工序，该第一接触开口到达上述元件部的上述第三半导体层，该第二接触开口到达上述沟道截断层，该第三接触开口到达上述终端部的上述第三半导体层；以及
对上述第一接触开口的底部、上述第二接触开口的底部以及上述第三接触开口的底部同时注入第二导电型杂质的工序。
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103378140A (zh) * | 2012-04-11 | 2013-10-30 | 中国电力科学研究院 | 一种绝缘栅双极晶体管 |
| CN103681664A (zh) * | 2012-09-20 | 2014-03-26 | 株式会社东芝 | 电力用半导体装置以及电力用半导体装置的制造方法 |
| CN103733344A (zh) * | 2011-09-08 | 2014-04-16 | 富士电机株式会社 | 半导体装置 |
| CN106449751A (zh) * | 2015-08-04 | 2017-02-22 | 株式会社东芝 | 半导体装置及其制造方法 |
| CN106549044A (zh) * | 2015-09-18 | 2017-03-29 | 三垦电气株式会社 | 半导体装置 |
| WO2021037268A1 (zh) * | 2019-08-30 | 2021-03-04 | 丽晶美能（北京）电子技术有限公司 | 沟槽式栅极结构igbt |
| CN112889158A (zh) * | 2018-12-14 | 2021-06-01 | 三垦电气株式会社 | 半导体装置 |
| CN113161418A (zh) * | 2020-01-22 | 2021-07-23 | 株式会社东芝 | 半导体装置 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5512455B2 (ja) | 2010-08-02 | 2014-06-04 | 株式会社東芝 | 半導体装置 |
| US8278711B2 (en) * | 2010-11-23 | 2012-10-02 | General Electric Company | Semiconductor device and method of making the same |
| JP5586546B2 (ja) * | 2011-03-23 | 2014-09-10 | 株式会社東芝 | 半導体装置 |
| JP2013258327A (ja) * | 2012-06-13 | 2013-12-26 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP6164604B2 (ja) | 2013-03-05 | 2017-07-19 | ローム株式会社 | 半導体装置 |
| JP6164636B2 (ja) | 2013-03-05 | 2017-07-19 | ローム株式会社 | 半導体装置 |
| US9324784B2 (en) | 2014-04-10 | 2016-04-26 | Semiconductor Components Industries, Llc | Electronic device having a termination region including an insulating region |
| US9343528B2 (en) | 2014-04-10 | 2016-05-17 | Semiconductor Components Industries, Llc | Process of forming an electronic device having a termination region including an insulating region |
| JP7205286B2 (ja) * | 2019-02-21 | 2023-01-17 | 株式会社デンソー | 半導体装置 |
| JP7543960B2 (ja) * | 2021-03-25 | 2024-09-03 | 株式会社デンソー | 半導体装置とその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5597765A (en) * | 1995-01-10 | 1997-01-28 | Siliconix Incorporated | Method for making termination structure for power MOSFET |
| CN101371343A (zh) * | 2006-01-25 | 2009-02-18 | 飞兆半导体公司 | 自对准沟槽mosfet结构和制造方法 |
| CN101395719A (zh) * | 2005-12-22 | 2009-03-25 | 飞兆半导体公司 | 用于功率器件的沟道场板末端 |
| US20090267143A1 (en) * | 2008-04-29 | 2009-10-29 | Fu-Yuan Hsieh | Trenched mosfet with guard ring and channel stop |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1254799B (it) * | 1992-02-18 | 1995-10-11 | St Microelectronics Srl | Transistore vdmos con migliorate caratteristiche di tenuta di tensione. |
| US6825510B2 (en) | 2002-09-19 | 2004-11-30 | Fairchild Semiconductor Corporation | Termination structure incorporating insulator in a trench |
| US6921699B2 (en) | 2002-09-30 | 2005-07-26 | International Rectifier Corporation | Method for manufacturing a semiconductor device with a trench termination |
| JP2005101334A (ja) * | 2003-09-25 | 2005-04-14 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| KR100994719B1 (ko) * | 2003-11-28 | 2010-11-16 | 페어차일드코리아반도체 주식회사 | 슈퍼정션 반도체장치 |
| US7524726B2 (en) | 2005-08-17 | 2009-04-28 | International Rectifier Corporation | Method for fabricating a semiconductor device |
| JP5091487B2 (ja) * | 2007-01-09 | 2012-12-05 | 株式会社東芝 | 半導体装置の製造方法 |
| JP5285874B2 (ja) * | 2007-07-03 | 2013-09-11 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
2009
- 2009-12-14 JP JP2009282526A patent/JP2011124464A/ja active Pending
-
2010
- 2010-08-30 CN CN2010102678571A patent/CN102097470B/zh not_active Expired - Fee Related
- 2010-09-20 US US12/886,449 patent/US8269272B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5597765A (en) * | 1995-01-10 | 1997-01-28 | Siliconix Incorporated | Method for making termination structure for power MOSFET |
| CN101395719A (zh) * | 2005-12-22 | 2009-03-25 | 飞兆半导体公司 | 用于功率器件的沟道场板末端 |
| CN101371343A (zh) * | 2006-01-25 | 2009-02-18 | 飞兆半导体公司 | 自对准沟槽mosfet结构和制造方法 |
| US20090267143A1 (en) * | 2008-04-29 | 2009-10-29 | Fu-Yuan Hsieh | Trenched mosfet with guard ring and channel stop |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103733344A (zh) * | 2011-09-08 | 2014-04-16 | 富士电机株式会社 | 半导体装置 |
| CN103378140A (zh) * | 2012-04-11 | 2013-10-30 | 中国电力科学研究院 | 一种绝缘栅双极晶体管 |
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