CN100520672C - Dds信号发生器幅频特性补偿方法及相应的dds信号发生器 - Google Patents

Abstract

本发明提供了一种通过数字滤波对DDS信号源进行幅频特性补偿的方法及相应的DDS信号源，在现有DDS信号源的RAM查找表和数模转换器(DAC)之间增设一个数字滤波模块和一个选择开关。在该DDS信号源投入实际应用前，设置选择开关使RAM查找表输出的数据直接送到DAC进行数模转换，通过测试输出信号获取信号源的幅频特性函数，对该函数取倒数，利用频率抽样法计算得到数字滤波模块的抽头系数，将抽头系数填入数字滤波模块的抽头系数查找表，再设置选择开关，让RAM查找表输出的数据通过数字滤波模块后再输出到DAC进行数模转换，从而实现DDS信号源的幅频特性校正。

Description

DDS信号发生器幅频特性补偿方法及相应的DDS信号发生器

技术领域

本发明涉及DDS信号发生器领域，特别涉及一种能够有效的改善因DAC保持特性以及椭圆滤波器通带内纹波起伏所引起的信号幅频特性不平坦的方法及其装置。

背景技术

DDS(直接数字合成)是继直接频率合成技术和锁相环式频率合成技术之后的第三代频率合成技术，它凭借其相对带宽宽、转换时间短、分辨率高、输出相位连续、可产生宽带正交信号及其它多种调制信号、可编程、全数字化以及控制灵活方便等特性，近年来在信号发生器领域得到普遍应用。DDS信号源基本结构主要由相位累加器、波形RAM、数模转换器(DAC)以及低通滤波器等组成。相位累加器在取样时钟控制下与频率控制字所决定的相位增量相加；相位累加器的高位输出作为波形RAM的地址，实现波形相位到幅值的转换；波形数据经DAC转换成模拟量，通过低通滤波器输出相对平滑的波形。

低通滤波器在DDS中起着保持有效分量、抑制杂波的作用，对输出波形质量的好坏起着至关重要的作用。对于正弦信号，根据奈奎斯特采样理论，输出信号的谐波分量将出现在kf_s±f₀处，其中f_s是采样时钟的频率，f₀是输出信号的频率。在DDS信号源中常选用过渡特性陡峭的椭圆滤波器完成对正弦信号的滤波，保证正弦信号的谐波抑制，但椭圆滤波器的幅频特性在通带和阻带内都具有纹波起伏。此外，由于目前DAC实现的并非是理想的单位冲击采样，而是采用零阶保持技术，其传递函数具有sinx/x的包络特性。因此，基于DDS的信号源其通带幅频特性不平坦。

目前，DDS信号源常采用LC谐振电路并结合软件的方法来进行幅频特性的校正，但由于电感、电容数值的偏差以及电路板寄生电容与寄生电感的影响，所实现的LC谐振电路与理论计算值具有一定的偏差，且每次需要专业设计人员进行调节，费时费力。而软件校正的方法只能实现点频上的校正，无法实现扫频、调频等波形的幅度校正。

发明内容

本发明的目的是为DDS信号发生器(又称DDS信号源)提供一种通过数字滤波进行幅频特性补偿的技术。

本发明是在现有DDS信号源的RAM查找表和数模转换器(DAC)之间增设一个数字滤波模块和一个选择开关(参见图1)，RAM查找表输出的幅度信息由选择开关进行切换，选择是将幅度信息经过数字滤波模块进行幅度预校正后再进行数模转换，还是直接将幅度信息送到DAC进行数模转换。DDS信号源在投入实际应用前，通过数字滤波进行幅频特性补偿(即校正)，具体的校正步骤如下：

1)设置选择开关，选择将RAM查找表输出的数据直接送到DAC进行数模转换；

2)通过测试DDS信号源的输出信号获取该信号源的幅频特性函数；

3)对所获取的幅频特性函数取倒数；

4)根据幅频特性函数的倒数利用频率抽样法计算数字滤波模块的抽头系数；

5)将抽头系数填入数字滤波模块的抽头系数查找表；

6)设置选择开关，让RAM查找表输出的数据通过数字滤波模块后输出到DAC。

本发明的另一个目的是提供一种实现上述进行幅频特性补偿方法的DDS信号源。本发明的DDS信号源主要由波形数据合成模块、数字滤波模块、选择开关、DAC及信号调理模块、中央处理模块(CPU)几部分及与之相对应的处理软件组成，分述如下：

1)波形数据合成模块主要由相位累加器、RAM查找表、采样时钟并辅以相应的逻辑控制电路组成，负责在采样时钟信号同步的情况下完成所需频率的高速波形数据产生功能。

2)数字滤波模块是本发明的核心，如图2，它包括数据存储单元、抽头系数查找表、乘法器、累加器、状态控制逻辑单元：波形数据合成模块中的采样时钟分别与状态控制逻辑单元和累加器连接；状态控制逻辑单元输出控制信号对数据存储单元、抽头系数查找表和累加器进行控制；数据存储单元的输出与抽头系数查找表的输出送到乘法器完成相乘操作，其输出又送到累加器，由累加器输出校正后的幅度信息。

3)选择开关同时连接RAM查找表和数字滤波模块的累加器，由其选择是将幅度信息直接还是经过数字滤波模块进行幅度预校正后送到DAC进行数模转换。

4)DAC及信号调理模块负责完成预校正后的幅度信息的数字—模拟转换，并对模拟信号进行滤波、调节信号的幅度与偏移。

5)中央处理模块主要由一片高性能的DSP(数字信号处理器)组成，对整个系统进行总体控制，主要负责波形数据传送、相位累加器控制、数字滤波模块参数设定等工作，并对选择开关进行控制。

本发明DDS信号源的工作原理如图1所示，根据CPU设置的频率控制字，相位累加器在采样时钟的控制下产生地址信号对RAM查找表进行寻址，RAM查找表将波形的相位信息转换为幅度信息，其中，输出信号频率f_o与频率控制字f_REG、采样时钟频率f_clk和相位累加器的位数N之间的关系为：

$f_O=\frac{f_{\mathrm{REG}}}{2^N}{f}_{\mathrm{clk}}---\left(1\right)$

RAM查找表输出的幅度信息由选择开关进行切换，选择是将幅度信息经过数字滤波模块进行幅度预校正后进行数模转换还是直接将幅度信息送到DAC进行数模转换。

在数字滤波模块中(参见图2)，状态控制逻辑单元在采样时钟的控制下进行状态的改变，根据当前状态的不同输出控制信息给数据存储单元、抽头系数查找表和累加器单元。数据存储单元在状态逻辑控制单元的控制下将RAM查找表输出的幅度信息存放在相应的存储位置并选择相应的幅度信息输出给乘法器，抽头系数查找表也在状态逻辑控制单元的控制之下将相应的抽头系数传送给乘法器，抽头系数由上述校正方法步骤1)—4)得到。乘法器完成幅度信息与抽头系数的相乘后将结果送到累加器单元进行累加操作。这一过程所实现的数字滤波模块的传递函数 $H\left(e^{\mathrm{j\ω}}\right)=\underset{n=0}{\overset{N-1}{\mathrm{\Σ}}}h\left(n\right)e^{-\mathrm{j\ωn}},$ 其中：H(e^jw)是数字滤波模块的频率响应，ω是角频率，h(n)是抽头系数，N为正整数，代表所截取的点数。整个幅频预校正数字滤波模块均可在一个FPGA(现场可编程逻辑阵列)内部实现。

预校正以后的波形数据送DAC实现数字信号到模拟信号的转换。DAC输出的信号经过信号调理通道处理后得到最终的波形输出。

本发明的DDS信号源中，相位累加器、数字滤波模块与选择开关均可集成在一款高性能的FPGA内部实现。

本发明为基于DDS的信号源(函数发生器或任意波形发生器)提供了一种全数字化的幅频特性校正功能。其实现成本低廉，性价比很高。用户只需要设置所需校正的幅频特性曲线的相关参数，即可获取数字滤波器相应的抽头系数。根据获得的抽头系数修改相应的参数，即可完成相应的幅频特性校正。并且，因为本发明所校正的幅频特性是由信号源的输出端测试获得，所以校准的对象不仅仅是由于滤波器和DAC采样保持所引起的幅频特性不平坦，还包括后续通道幅度精调、衰减、放大等部分由于元器件值的影响所产生的幅频特性不平坦。

附图说明

图1是本发明DDS信号源的整体原理框图。

图2是数字滤波模块的原理框图。

具体实施方式

下面结合附图，通过实施例进一步说明本发明，但不以任何方式限制本发明的范围。

如图1所示，在本发明的DDS信号源中，波形数据合成模块主要包括高速相位累加器、RAM查找表和采样时钟。RAM查找表可以根据所设计的信号源要达到的波形存储深度与采样速率来选择，一般选择的存储深度为64K*12bit。高速相位累加器也需根据信号源频率分辨率的要求来设计，满足公式Δf＝f_clk/2^N，其中f_clk为采样时钟的频率，N为相位累加器的位数，Δf为频率分辨率。目前FPGA工作速度快，内部资源丰富，是高速相位累加设计的首选，本发明推荐使用高性能的FPGA。

DDS信号源幅频特性函数的获取主要通过矢量网络分析仪来完成。矢量网络分析仪实际上是一个扫频源外加一个频谱分析仪，通过矢量网络分析仪，可以获得所设计的信号发生器的通道的幅频特性。

数字滤波模块如图2所示，包括数据存储单元、抽头系数查找表、高速乘法器、高速累加器、状态控制逻辑单元。根据所获取的信号发生器幅频特性，可以计算出抽头系数h(0)～h(N-1)，其计算方法采用频率抽样法。将计算好的抽头系数填入数字滤波模块的抽头系数查找表中。其中抽头系数的个数取决于系统的工作频率与误差要求，一般N>16。数字滤波的实施也完全集成在FPGA中。

CPU建议选用高速、高性能的嵌入式处理器，用来完成整个系统的调度，包括控制相位累加器的频率控制字，传送RAM查找表的波形数据，设置数字滤波模块的参数，并对选择开关进行控制。

本发明在CPCI接口的DDS信号源中得到了应用，该信号源采样频率为40MSa/S，最大输出正弦信号频率为15MHz。使用罗德施瓦茨公司的手持式频谱仪FSH3测得信号源输出幅度为500mV时，校正前后的幅值对照表，如表1所示。可见未校正前，幅度不平坦最大差距为2.5dB，经过校正后，差距缩小为0.5dB。很好的改善了信号源的幅频特性。

表1

Claims (7)

1.一种直接数字合成DDS信号发生器幅频特性补偿方法，在DDS信号发生器的RAM查找表和数模转换器之间设置一个数字滤波模块和一个选择开关，依据下列步骤进行幅频特性校正：

1)设置选择开关，选择将RAM查找表输出的数据直接送到数模转换器进行数模转换；

2)通过测试DDS信号发生器的输出信号获取该信号发生器的幅频特性函数；

3)对所获取的幅频特性函数取倒数；

4)根据幅频特性函数的倒数利用频率抽样法计算数字滤波模块的抽头系数；

5)将抽头系数填入数字滤波模块的抽头系数查找表；

6)设置选择开关，让RAM查找表输出的数据通过数字滤波模块后输出到数模转换器。

2.根据权利要求1所述的DDS信号发生器幅频特性补偿方法，其特征在于：在所述步骤2)利用矢量网络分析仪获取DDS信号发生器的幅频特性函数。

3.一种直接数字合成DDS信号发生器，包括：

进行系统总体控制的中央处理模块；

产生所需频率波形数据的波形数据合成模块；

将波形数据从数字信号转换为模拟信号的数模转换器；以及

对模拟信号进行滤波、调节信号的幅度与偏移并输出的信号调理模块；

其特征在于，该DDS信号发生器在波形数据合成模块和数模转换器之间还设置有数字滤波模块和选择开关，数字滤波模块将波形数据合成模块输出的波形数据幅度信息进行幅度预校正后送到选择开关，而选择开关同时连接波形数据合成模块和数字滤波模块，在中央处理模块的控制下进行切换，选择是将波形数据合成模块产生的幅度信息直接还是经过数字滤波模块进行幅度预校正后送到数模转换器进行数模转换。

4.根据权利要求3所述的DDS信号发生器，其特征在于：所述波形数据合成模块主要由相位累加器、RAM查找表、采样时钟并辅以相应的逻辑控制电路组成，相位累加器根据中央处理模块设置的频率控制字，在采样时钟的控制下产生地址信号对RAM查找表进行寻址，RAM查找表将波形的相位信息转换为幅度信息。

5.根据权利要求4所述的DDS信号发生器，其特征在于，所述数字滤波模块包括数据存储单元、抽头系数查找表、乘法器、累加器和状态控制逻辑单元，其中：状态控制逻辑单元和累加器分别与波形数据合成模块中的采样时钟连接；数据存储单元与RAM查找表的输出端连接；状态控制逻辑单元在采样时钟的控制下进行状态的改变，根据当前状态的不同输出控制信息给数据存储单元、抽头系数查找表和累加器，数据存储单元将波形数据合成模块产生的幅度信息存放在相应的存储位置并选择相应的幅度信息输出给乘法器，抽头系数查找表将相应的抽头系数传送给乘法器，乘法器完成幅度信息与抽头系数的相乘后将结果送到累加器进行累加操作，输出校正后的幅度信息。

6.根据权利要求5所述的DDS信号发生器，其特征在于，所述相位累加器、数字滤波模块与选择开关集成在一个现场可编程逻辑阵列中。

7.根据权利要求3～6中任一权利要求所述的DDS信号发生器，其特征在于，所述中央处理模块是一嵌入式的数字信号处理器。

Images