[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

CN109478022B - 有机芯轴保护方法 - Google Patents

有机芯轴保护方法 Download PDF

Info

Publication number
CN109478022B
CN109478022B CN201780043912.9A CN201780043912A CN109478022B CN 109478022 B CN109478022 B CN 109478022B CN 201780043912 A CN201780043912 A CN 201780043912A CN 109478022 B CN109478022 B CN 109478022B
Authority
CN
China
Prior art keywords
patterned structure
range
substrate
spacer
target
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201780043912.9A
Other languages
English (en)
Other versions
CN109478022A (zh
Inventor
高明辉
安热利克·雷利
索菲·蒂博
中村悟
尼哈尔·莫汉蒂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of CN109478022A publication Critical patent/CN109478022A/zh
Application granted granted Critical
Publication of CN109478022B publication Critical patent/CN109478022B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G03F7/2022—Multi-step exposure, e.g. hybrid; backside exposure; blanket exposure, e.g. for image reversal; edge exposure, e.g. for edge bead removal; corrective exposure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
    • G03F1/80—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

提供了对间隔物进行图案化的方法，所述方法包括：在处理室中在基底中设置初始图案化结构，初始图案化结构包括有机芯轴和下层；将图案化结构暴露在直流叠加(DCS)等离子体处理工艺中，该工艺将第一材料的层沉积在初始图案化结构上；使用第二材料进行原子层共形沉积工艺，第一材料在原子层共形沉积工艺开始时为有机芯轴提供保护；进行后间隔物蚀刻芯轴拉伸工艺，该工艺产生具有目标最终侧壁角度的最终图案化结构；在暴露图案化结构、原子层共形沉积工艺和后间隔物蚀刻芯轴拉伸工艺中同时控制集成操作变量以满足目标最终侧壁角度和其他集成目标。

Description

有机芯轴保护方法
相关申请的交叉引用
根据37C.F.R§1.78(a)(4)，本申请要求同时待审的于2016年6月8日提交的美国临时申请第62/347460号和于2016年8月11日提交的美国临时申请第62/373500号的权益和优先权，其通过引用整体明确并入本文。
技术领域
本发明涉及用于基底处理的系统和方法，更具体地涉及用于提高图案转移的保真度并减少图案化结构的倾斜和边缘布置误差的方法和系统。
背景技术
本发明涉及利用间隔物的多重图案化方案。在前段制程和后段制程二者中均使用多重图案化以实现仅通过常规193浸没式光刻无法获得的节距(pitch)。可以使用几种多重图案化方案来实现所需的节距。由于多重图案化涉及高成本，因此已经努力通过使用较少的步骤或通过使用有机芯轴代替硬芯轴来降低成本。此外，有机芯轴由于其易于集成而广泛用于多重图案化。通常，在将第一有机芯轴移动至第一共形原子层沉积(ALD)之前，通过等离子体蚀刻工艺对其进行图案化。在大多数情况下，在集成方案中沉积在有机芯轴上的第一间隔物是使用氧化物通过等离子体辅助沉积工具的室温等离子体增强ALD(PEALD)。其原因是：PEALD氧化物可以在室温下容易地沉积，并因此不会导致诸如抗蚀剂、有机平坦化层(OPL)、先进图案膜(advanced pattern film，APL)或旋涂硬掩模(SOH)的有机材料的劣化。还可以使用其他ALD膜，假设这些满足温度要求以实现与有机膜材料的相容性。
在氧化物PEALD膜沉积工艺期间，使用含氧等离子体，其通过除去一些顶部芯轴材料来影响芯轴形状。该含氧等离子体仅在沉积过程的最开始期间影响芯轴。一旦有机芯轴被至少一层覆盖，芯轴就受到保护并且通常从此时开始保持其形状。然而，初始顶部芯轴材料损失导致芯轴图案不再是矩形(即具有完美的正方形顶部)，而是为芯轴的顶部小于芯轴的底部的梯形形状。该梯形形状还导致倾斜的间隔物被沉积，这对下游集成步骤中的图案保真度和边缘布置产生不利影响。在集成方案的情况下尤其是这样，所述集成方案利用第一间隔物作为用于一个或更多个后续节距分离过程的第二芯轴。除了间隔物的倾斜之外，间隔物的厚度也受到由于在ALD期间的初始等离子体作用和在间隔物蚀刻芯轴拉伸(SEMP)期间的附加处理引起的材料损失的影响。间隔物的倾斜和厚度的减小可能导致线宽粗糙度、线边缘粗糙度和边缘布置误差问题的增加。进一步的节距分离可能放大间隔物的倾斜和间隔物的损坏，导致保真转移和粗糙度的问题。
需要防止图案化结构的损坏的初始原因，其开始了间隔物的倾斜发展。此外，还需要在集成方案的后续步骤中减小图案化结构的损坏的影响，其中补救措施可以防止在后续的沉积和间隔物蚀刻芯轴拉伸操作中间隔物倾斜的扩展。需要确定操作变量的范围并控制操作变量以保持转移过程的保真度并控制最终图案化结构的粗糙度和边缘布置误差。
发明内容
提供了以多重图案化方案对间隔物进行图案化的方法，所述方法包括：在处理室中在基底中提供初始图案化结构，初始图案化结构包括有机芯轴和下层；将图案化结构暴露在直流(DC)等离子体处理工艺中，该工艺将第一材料的层沉积在初始图案化结构上；使用第二材料进行原子层共形沉积工艺，第一材料在原子层共形沉积工艺开始时为有机芯轴提供保护；进行后间隔物蚀刻芯轴拉伸工艺，该工艺产生具有目标最终侧壁角度的最终图案化结构；在暴露图案化结构工艺、原子层共形沉积工艺和后间隔物蚀刻芯轴拉伸工艺中同时控制集成操作变量以满足目标最终侧壁角度和其他集成目标。
附图说明
并入本说明书并构成本说明书的一部分的附图示出了本发明的实施方案，并且与以上给出的本发明的一般描述以及以下给出的详细描述一起用于描述本发明。
图1A是示出在等离子体增强原子层沉积(PEALD)工艺之前基底中的梯形间隔物图案的现有技术示意图，而图1B是示出在PEALD工艺之后基底的梯形间隔物图案的现有技术示意图。
图2A是示出在PEALD工艺之前基底的现有技术图像；图2B是示出在PEALD工艺之后基底的梯形间隔物图案的现有技术图像；以及图2C是示出在间隔物蚀刻芯轴拉伸工艺之后基底上的间隔物的倾斜的现有技术图像。
图3A是示出在自对准四重图案化(SAQP)基底中间隔物倾斜的现有技术示意性框图；图3B是示出在芯轴拉伸工艺之前在基底的间隔物中的等离子体小面化(faceting)/溅射的现有技术示意图；以及图3C是示出在芯轴拉伸工艺之后在基底的间隔物中的倾斜和等离子体小面化的现有技术示意性框图。
图4是示出由于在先前的沉积和蚀刻循环期间间隔物的圆化和倾斜引起的边缘布置误差(EPE)问题的现有技术图像。
图5A是示出在第一间隔物拉伸工艺之后所限定的线和间隔图案的基底的现有技术顶视图，而图5B是示出由于等离子体小面化、间隔物的溅射和相关的EPE问题引起的掩模的不同形状和高度的现有技术图像。图5C是示出间隔物倾斜如何影响边缘布置误差的侧视示意图。
图6A是示出抗蚀剂层、硅抗反射涂层(SiARC)的层和下层的现有技术流程图。图6B是示出在蚀刻去除SiARC层之后基底的现有技术图。图6C是示出去除图案化结构上的残留抗蚀剂的现有技术图。图6D是示出基底上的间隔物如何为梯形形状并且共形沉积如何遵循基底图案的现有技术图。图6E是示出在一系列沉积和去除工艺之后以成对梯形形状倾斜的间隔物的现有技术图。
图7A是示出在本发明的一个实施方案中基底中的图案化结构的直流叠加(DCS)等离子体处理的示意图。图7B是示出在本发明的一个实施方案中没有间隔物倾斜的基底中的后ALD图案化结构的示意图。图7C是示出在本发明的一个实施方案中突出显示了间隔物不倾斜的后间隔物蚀刻芯轴拉伸工艺的示意图。
图8A和图8B是当不进行DCS步骤时突出显示集成结果的成对图像。图9A和图9B、图10A和图10B、图11A和图11B、图12A和图12B是当DCS步骤中使用的处理时间、功率和压力变化时突出显示结果例如LWR、L-LER和CD的成对图像。
图8A是当不进行DCS时基底的顶视图，突出显示了在间隔物沉积后的线宽粗糙度(LWR)和左线边缘粗糙度(L-LER)。图8B是当不进行DCS时基底的顶视图；突出显示了在间隔物蚀刻芯轴拉伸(SEMP)后的LWR和L-LER。
图9A是示出在使用10秒DCS工艺的间隔物沉积后的LWR和L-LER的基底的顶视图。图9B是示出在使用10秒DCS工艺的SEMP后的LWR和L-LER的基底的顶视图。
图10A是示出在使用20秒DCS工艺的间隔物沉积后的LWR和L-LER的基底的顶视图。图10B是示出在使用20秒DCS工艺的SEMP后的LWR和L-LER的基底的顶视图。
图11A是示出在使用10秒600V DCS工艺的间隔物沉积后的LWR和L-LER的基底的顶视图。图11B是示出在使用10秒600V DCS工艺的SEMP后的LWR和L-LER的基底的顶视图。
图12A是示出在使用10秒800V DCS工艺的间隔物沉积后的LWR和L-LER的基底的顶视图。图12B是示出在使用10秒800V DCS工艺的SEMP后的LWR和L-LER的基底的顶视图。
图13A是其中未使用DCS的图案化结构的侧视图1300。图13B是其中未使用DCS的图案化结构的侧视图，突出显示了间隔物的倾斜角度。图13C是其中未使用DCS的图案化结构的倾斜视图，突出显示了间隔物的倾斜角度。
图14A是在其中使用第一组操作参数进行DCS的间隔物沉积后的图案化结构的侧视图。图14B是在其中使用第一组操作参数进行DCS的SEMP后的图案化结构的侧视图。图14C是在其中使用第一组操作参数进行DCS的SEMP后的图案化结构的倾斜视图。
图15A是在其中使用第二组操作参数进行DCS的间隔物沉积后的图案化结构的侧视图。图15B是在其中使用第二组操作参数进行DCS的SEMP后的图案化结构的侧视图。图15C是在其中使用第二组操作参数进行DCS的SEMP后的图案化结构的倾斜视图。
图16A是在其中使用第三组操作参数进行DCS的间隔物沉积后的图案化结构的侧视图。图16B是在其中使用第三组操作参数进行DCS的SEMP后的图案化结构的侧视图。图16C是在其中使用第三组操作参数进行DCS的SEMP后的图案化结构的倾斜视图。
图17A是在其中未使用DCS的PEALD沉积后的图案化结构的倾斜视图，示出了梯形图案的形成和对共形层的损坏。图17B是在其中进行DCS的PEALD沉积后的图案化结构的倾斜视图，示出了对共形层没有可辨别的损坏的矩形图案的保留。
图18是示出在本发明的一个实施方案中在图案化过程期间用于防止图案化结构的倾斜并减小边缘布置误差的方法的操作的示例性流程图。
图19是在本发明的一个实施方案中包括利用DSA图案化过程的集成系统的控制器的示例性系统图。
具体实施方式
提出了用于在多区电极阵列中的RF功率分配的方法和系统。然而，相关领域技术人员将认识到，可以在没有一个或更多个具体细节的情况下，或者利用其他替换和/或附加方法、材料或部件来实践各种实施方案。在其他情况下，未示出或详细描述公知的结构、材料或操作以避免使本发明的各种实施方案的方面模糊。
类似地，出于说明的目的，阐述了具体的数目、材料和构造以提供对本发明的透彻理解。然而，本发明可以在没有具体细节的情况下实践。此外，应理解，附图中所示的各种实施方案是示例性表示并且不一定按比例绘制。在参照附图时，相同的标记始终表示相同的部分。
本说明书中对“一个实施方案”或“实施方案”或其变型的引用意味着结合实施方案描述的具体特征、结构、材料或特性包括在本发明的至少一个实施方案中，但不表示它们在每个实施方案中都存在。因此，在整个说明书中各处出现的诸如“在一个实施方案中”或“在实施方案中”的短语不一定是指本发明的同一实施方案。此外，在一个或更多个实施方案中，具体特征、结构、材料或特性可以以任何适当的方式组合。在其他实施方案中可以包括各种附加层和/或结构和/或可以省略所描述的特征。
此外，应理解，除非另有明确说明，否则单数形式的表述可以意指包括复数形式。
将以最有助于理解本发明的方式将各种操作依次描述为多个分立操作。然而，描述的顺序不应被理解为暗示这些操作必然是依赖于顺序的。具体地，这些操作不需要按呈现的顺序进行。所描述的操作可以以与所描述的实施方案不同的顺序进行。在另外的实施方案中，可以进行各种附加操作和/或可以省略所描述的操作。
如本文所用，术语“基底”意指并且包括在其上形成材料的基础材料或构造。应理解，基底可以包括单一材料、不同材料的复数个层、在其中具有不同材料或不同结构的区域的一个或更多个层等。这些材料可以包括半导体、绝缘体、导体或其组合。例如，基底可以是半导体基底，支承结构上的基础半导体层，其上形成有一个或更多个层、结构或区域的金属电极或半导体基底。基底可以是常规的硅基底或包括半导体材料层的其他块状基底。如本文所用，术语“块状基底”不仅意指并且包括硅晶片，而且意指并且包括绝缘体上硅(“SOI”)基底(例如蓝宝石上硅(“SOS”)基底和玻璃上硅(“SOG”)基底)，基础半导体基础上的硅外延层，以及其他半导体或光电材料(例如硅-锗、锗、砷化镓、氮化镓和磷化铟)。基底可以是掺杂的或未掺杂的。
在说明书中，互换使用图案化结构和间隔物、多个图案化结构和多个间隔物、倾斜角度和侧壁角度。
现在参照附图，其中在这些视图中相同的附图标记表示相同或相应的部分。
图1A是示出在等离子体蚀刻原子层沉积(PEALD)工艺之前在基底102中输入梯形图案化结构并标记为“89°轮廓”的现有技术示意图100。左边的图案化结构103的高度为47.5nm(如线128所测量的)，而右边的图案化结构101的高度为47.4nm(如线130所测量的)，这比原始图案化结构(未示出)的50nm(如图1A的底部所示)短2.5nm至2.6nm。图案化结构103在不同高度处的图案宽度104在底部处显示为31.4nm并在顶部处减小至30.5nm。类似地，图案化结构101在不同高度处的图案宽度108在底部处显示为32.4nm并在顶部处减小至31.4nm。
除了图案化结构变为梯形而不是矩形形状之外，图案化结构103和101在左侧的侧壁角度(也称为间隔物倾斜角度)为88.4度124，而在右侧的侧壁角度为88.3度116和89.7度112，分别小于90度。如在图1B和随后的附图中所见，在后续处理步骤中对基底上的图案化结构造成的损坏将导致图案化结构的倾斜。
图1B是示出在PEALD工艺之后基底158的梯形间隔物图案并标记为“86轮廓”的现有技术示意图140。左边的图案化结构143为47.6nm而右边的图案化结构141为47.5nm，这比原始图案化结构(未示出)的50nm(如图1B的底部所示)短2.0nm至2.5nm。图案化结构143在不同高度处的图案宽度142在底部处显示为31.14nm并在顶部处减小至25.51nm。类似地，图案化结构141在不同高度处的图案宽度144在底部处显示为30.54nm并在顶部处减小至25.84nm。
除了图案化结构变为梯形而不是矩形形状之外，在PEALD工艺之后，图案化结构143在左侧的侧壁角度为85.0度154和86.6度150，图案化结构141在右侧的侧壁角度为86.6度148和87.5度146，分别基本上小于90度。
图2A是示出在PEALD工艺之前基底204的现有技术图像200。图案化结构208的侧壁角度212为90度。图2B是示出在PEALD工艺之后基底234的梯形间隔物238图案的现有技术图像230，其中侧壁角度为86.63度。图2C是示出在间隔物蚀刻芯轴拉伸工艺之后基底264上的间隔物268的倾斜的现有技术图像260，其中侧壁角度为85.60度。如上所述，间隔物图案从矩形形状到倾斜梯形形状图案的变化对后续步骤中的图案转移的保真度具有累积的负面影响。
图3A是示出在SAQP中间隔物316倾斜的现有技术示意图300。在共形沉积涂层材料之后，相邻的成对间隔物304和308是平行四边形形状。左侧的间隔物304向间隔物308倾斜，右侧的间隔物308类似地向左侧的间隔物304倾斜。图3B是示出在芯轴拉伸工艺之前等离子体小面化/溅射的现有技术示意图330。第一对间隔物(例如334和338)受到第一蚀刻去除图案化结构346的顶部和侧部上的共形材料的影响。间隔物蚀刻从间隔物334的左侧去除了比右侧更多的共形材料。该成对间隔物334和338中的另一个间隔物338也具有小面(facet)，但是比间隔物334中去除了更少的共形材料。第二对间隔物340和342具有对间隔物的镜像影响，其中间隔物342比间隔物340具有更大的共形材料的去除。图3C是示出在基底372上完成芯轴拉伸工艺之后残留的间隔物376的成对间隔物(例如364和368)上的倾斜和等离子体小面化的现有技术示意图360。
图4是示出由于在先前的沉积和蚀刻循环期间图案化结构408的圆化和倾斜引起的蚀刻布置误差问题的现有技术图像400。图案化结构408的侧边404显示出损坏导致顶部的圆化而不是矩形形状。边缘布置误差测量为基底层布局中的预期特征和印刷特征之间的差异。特征外的EPE被认为是正误差，特征内的EPE被认为是负误差。EPE可以表示为相对于预期尺寸的误差百分比的范围，例如，以nm测量EPE。参照图4，当比较两个相邻图案化结构408的中心之间的距离412和416时，可以注意到边缘布置误差，其中第一距离412长于第二距离416。
图5A是示出在第一间隔物拉伸工艺之后所限定的线和间隔图案504的基底508的现有技术顶视图500。与图5B中的EPE相比，线和间隔的顶视图500示出了相对小的视觉EPE。
图5B是示出由于等离子体小面化或间隔物538的溅射引起的掩模的不同形状和高度的现有技术图像530。第一对间隔物536相对较暗的第二对间隔物534显得更明亮。暗度的差异是由于间隔物538(当基底532经历沉积和SEMP工艺的循环时，间隔物538被放大)的等离子体小面化或溅射导致的间隔物高度的差异。两条虚线542表示预期特征的边界。两条虚线542的外部540的EPE为正EPE，两条虚线542的内部544的EPE为负EPE。间隔物534相对于间隔物536的高度差异可能影响最终图案转移的蚀刻转移裕度(margin)并导致比应用的可接受范围更高的蚀刻布置误差。
图5C是示出间隔物倾斜如何影响边缘布置误差(EPE)的侧视示意图560。预期的设计CD示意图563示出了在基底562中具有CD 564的有机层593和下层594上方的预期图案化结构566。如果不存在间隔物倾斜，即间隔物侧壁为90度，则SEMP将产生与基底584的图案化结构582相同的预期设计CD 586。
然而，如果存在间隔物倾斜(如间隔物倾斜示意图569)，即，图案化间隔物570的侧壁角度不为90度，则间隔物倾斜导致在基底572中具有CD 568的有机层591和下层592上方的图案化结构570的蚀刻阴影571。蚀刻阴影571反过来导致比预期设计CD 586更宽的CD576进入下层膜573。在基底580中图案化结构578具有较宽的CD 576。如上所述，边缘布置误差测量为预期特征和印刷特征之间的差异，当存在间隔物倾斜时，预期设计CD的边缘布置将与印刷CD不同。EPE可以表示为实际布置CD减去预期CD的差值除以预期CD的百分比。
图6A是示出抗蚀剂层604、硅抗反射涂层(SiARC)608、有机层612和下层616的现有技术示意图。图6B是示出在蚀刻去除SiARC层608和先前被SiARC层中的抗蚀剂覆盖的部分留下的抗蚀剂层的顶部部分之后基底634的现有技术示意图630。图6C是示出去除基底654上的图案化结构612上的残留抗蚀剂的现有技术示意图650。图6D是示出基底674上的图案化结构676如何为梯形形状并且共形沉积如何遵循基底674的图案的现有技术示意图670。图6E是示出在一系列沉积和去除工艺之后以成对梯形形状688和672倾斜的间隔物688的现有技术示意图680。如上所述，间隔物图案从矩形形状到倾斜梯形形状图案的变化对后续步骤中的图案转移的保真度具有累积的负面影响。倾斜梯形形状图案的变化可能影响最终图案转移的蚀刻转移裕度并导致比应用的可接受范围更高的蚀刻布置误差。
在本发明的一个实施方案中，进行与结合图6A、图6B和图6C描述的相同步骤，产生包括矩形图案化结构的层的图案化结构层，所述矩形图案化结构的层可以包括有机平坦化层(OPL)、先进图案膜(APL)或旋涂硬掩模(SOH)作为图7A中的输入基底。也可以使用其他ALD膜。
图7A是示出在本发明的一个实施方案中基底764中的图案化结构(或芯轴)720的直流叠加(DCS)等离子体处理的示意图700。将基底764暴露于DCS叠加等离子体708。本发明包括在进行PEALD沉积之前保护有机芯轴后图案化的方法和系统以确保芯轴形状保持完整并且间隔物在后PEALD沉积是直的。在将芯轴图案化之后，将其暴露于产生电子通量或弹道电子束并溅射顶部电极材料的直流叠加等离子体，所述顶部电极材料可以作为材料的薄层沉积在芯轴上。
图7B是示出在本发明的一个实施方案中没有间隔物倾斜或具有减小的间隔物倾斜的基底734中的图案化结构738的后ALD图案的示意图730。然后，图案化结构或芯轴742经历PEALD沉积，在此期间，来自顶部电极材料的该薄膜(未示出)将保护芯轴并通过O2等离子体(未示出)工艺氧化。图7C是示出在本发明的一个实施方案中后间隔物蚀刻芯轴拉伸工艺的基底764的图案化结构768的示意图760。
本发明通过使用有机芯轴在多重图案化中控制与间隔物相关的倾斜来实现高保真度图案转移。本发明具有低拥有成本，因为芯轴图案化和后芯轴图案化保护可以在同一室中进行。虽然该工艺会在配备有DCS叠加的蚀刻室中增加一次处理，但是根据应用，处理时间为60秒或更短。可以调节芯轴处理时间以确保对来自随后的PEALD O2等离子体的充分保护。本发明人发现，在芯轴的顶部和侧壁上约十五秒或更长时间产生足够的保护量以防止/减轻由于芯轴消耗导致的间隔物倾斜。
本发明解决了当将PEALD间隔物沉积到有机芯轴上时的已知问题，其包括对芯轴的损坏，这导致间隔物倾斜以及从矩形到梯形轮廓的变化。如上所述，本发明的新颖性在于利用芯轴上的来自DCS等离子体的薄材料沉积层以在PEALD步骤之前保护芯轴。薄材料可以是在第一PEALD O2等离子体循环期间被氧化的硅膜并且所得的最终膜可以是对下游集成没有负面影响的硅氧化物的共形层。也可以使用其他材料组合。
由本发明人在进行的测试期间收集的数据，出乎意料的结果包括当进行DCS电流处理时间隔物厚度增加。这样的厚度增加可以考虑并控制，并且可以结合DCS处理微调PEALD沉积以实现适当的间隔物厚度、侧壁角度，并根据应用以及沉积和SEMP循环的迭代次数将边缘布置误差(EPE)降低至可接受的范围。
图8A是当不进行DCS 804时基底808的顶视图800，突出显示了在间隔物沉积后的3.5nm的线宽粗糙度(LWR)812和2.4nm的左线边缘粗糙度(L-LER)816。图8B是当不进行DCS时基底834的顶视图830，突出显示了在间隔物蚀刻芯轴拉伸(SEMP)后的4.2nm的LWR 838、2.6nm的L-LER 842和24.5nm的临界尺寸(CD)。
图9A是示出在使用10秒DCS工艺的间隔物沉积后的3.8nm的LWR 912和2.7nm的L-LER 916的基底908的顶视图900。图9B是示出在使用10秒DCS工艺的SEMP后的4.2nm的LWR938、2.6nm的L-LER 942和24.5nm的CD 946的基底934的顶视图930。
图10A是示出在使用20秒DCS工艺的间隔物沉积后的3.9nm的LWR 1012和2.8nm的L-LER 1016的基底1008的顶视图1000。图10B是示出在使用20秒DCS工艺的SEMP后的4.6nm的LWR 1038、2.5nm的L-LER 1042和26.5nm的CD 1046的基底1034的顶视图1030。
图11A是示出在使用10秒600V DCS工艺的间隔物沉积后的3.8nm的LWR 1112和2.7nm的L-LER 1116的基底1108的顶视图1100。图11B是示出在使用10秒600V DCS工艺的SEMP后的4.2nm的LWR 1138、2.6nm的L-LER 1142和24.5nm的CD 1146的基底1134的顶视图1130。
图12A是示出在使用10秒800V DCS工艺的间隔物沉积后的3.5nm的LWR 1212和2.4nm的L-LER 1216的基底1208的顶视图1200。图12B是示出在使用10秒800V DCS工艺的SEMP后的4.2nm的LWR 1238、2.6nm的L-LER 1242和24.5nm的CD 1246的基底1234的顶视图1230。
下一组图(图13A至图16C)是包括其中不进行DCS的组以及其中改变压力、电压、功率、处理时间、H2的流量和/或Ar的流量以确定提供可接受结果的操作变量范围的其他组的三个图像的集合。图13A是其中未使用DCS1304的基底1314的侧视图1300，突出显示了间隔物沉积后的86.0度的侧壁角度1308和77.74nm的高度1312的图案化结构1306。图13B是其中未使用DCS的基底1348的侧视图1330，突出显示了SEMP后的86.19nm的左侧的间隔物1338的高度和86.24nm的右侧的间隔物1339的高度，以及86.24nm的间隔物的距离1344。图13C是其中未使用DCS的基底1368的倾斜视图1360，突出显示了85度至86度的间隔物1364的倾斜角度1368。
图14A是其中使用DCS的图案化结构1416基底1412的侧视图1400，所述DCS使用用于Blade 1 1404的具有100mT、10秒、900V、100W HRF、100sccm H2/800sccm Ar的第一组操作参数。侧视图1400突出显示了在间隔物沉积后的88.64度的倾斜角度1408和73.02nm的间隔物高度1420的图案化结构1416。图14B是其中如先前关于图14A所述使用DCS的SEMP后的基底1450的侧视图1430。左侧的间隔物1434的测量倾斜角度1442为87.44度；右侧的间隔物1434的测量倾斜角度1446为88.45度；测量的间隔物高度1448为55.56nm。图14C是其中如先前关于图14A所述使用DCS的基底1448的倾斜视图1460，突出显示了87.5度至88.5度的间隔物1464的倾斜角度1468。
图15A是在其中进行DCS的间隔物沉积后的基底1512的图案化结构1516的侧视图1500，所述DCS使用用于Blade 2 1504的包括100mT、20秒、900V、100W HRF、100sccm H2/800sccm Ar的第二组操作参数，其中间隔物高度1508为69.85nm。图15B是其中如先前关于图15A所述进行DCS的SEMP后的图案化结构1538的侧视图1530。左侧的间隔物1538的测量倾斜角度1542为89.18度；右侧的间隔物1538的测量倾斜角度1544为89.14度；测量的间隔物高度1546为53.88nm。图15C是其中如先前关于图15A所述进行DCS的SEMP后的图案化结构1564的倾斜视图1560，突出显示了89度的间隔物1564的倾斜角度1568。
图16A是在其中进行DCS的间隔物沉积后的基底1612的图案化结构1616的侧视图1600，所述DCS使用用于Blade 3 1604的包括100mT、20秒、600V、100W HRF、100sccm H2/800sccm Ar的第三组操作参数，其中图案化结构高度1608为69.85nm。图16B是其中如先前关于图16A所述进行DCS的SEMP后的图案化结构1638的侧视图1630。左侧的间隔物1638的测量倾斜角度1642为89.23度；右侧的间隔物1638的测量倾斜角度1644为87.18度；测量的间隔物高度1646为53.97nm。图16C是其中如先前关于图16A所述进行DCS的SEMP后的图案化结构1664的倾斜视图1660，突出显示了87度至89度的间隔物1664的倾斜角度1668。
图17A是标记为“没有DCS”1704的PEALD沉积后的图案化结构1716的倾斜视图1700，示出了梯形图案1712的形成和对共形层的损坏1708。图17B是标记为“有DCS”1734的PEALD沉积后的图案化结构1736的倾斜视图1730，示出了对共形层没有可辨别的损坏1738的矩形图案1742的保留。
图18是示出在本发明的一个实施方案中在图案化过程期间用于防止间隔物图案化结构的倾斜并减小边缘布置误差的方法的操作的示例性流程图1800。在操作1804中，在处理室中在基底中提供初始图案化结构，初始图案化结构包括有机芯轴和下层。有机芯轴可以包含抗蚀剂、OPL、APF和/或SOH。APF可以包含具有高碳含量和一些氢的化学气相沉积(CVD)无定形碳膜，SOH可以包含碳含量大于90％的旋涂有机聚合物，OPL具有C/H/O/N为81.6重量％/4.6重量％/9.9重量％/3.9重量％的组成或者OPL具有C/H/O/N为85.4重量％/5.8重量％/6.0重量％/2.9重量％的组成。
在操作1808中，将图案化结构暴露于DCS等离子体处理工艺，该工艺将第一材料的层沉积在初始图案化结构上，第一材料在原子层共形沉积工艺开始时为有机芯轴提供保护。第一材料可以是硅，其可以来自等离子体源的硅电极。也可以使用其他材料。基底在DCS等离子体处理工艺的暴露时间可以在15秒至25秒的范围内、10秒至30秒的范围内、或31秒至60秒的范围内。DCS电压可以是700伏特至1100伏特，处理室中的温度可以在15℃至40℃的范围内，高频射频(RF)源在80mHz至119mHz的范围内，EPE可以在正或负的范围内。
在操作1812中，使用第二材料进行共形等离子体增强原子层沉积(PEALD)工艺，如上所述，第一材料在原子层共形沉积工艺开始时为有机芯轴提供保护。如果第一材料是硅，则然后第二材料必须是硅氧化物。第一材料与等离子体中的O2反应并变为硅氧化物，其然后由于有机芯轴上的O2氧化作用而保护有机芯轴的图案化结构。如以上详细讨论的，由硅氧化物提供的保护极大地减小或阻止芯轴的倾斜，所述倾斜导致图案转移的受损的保真度、粗糙度问题和EPE。也可以使用其他成对第一材料和第二材料。后共形ALD的基底中的图案化结构的LWR可以在3.5nm至4.0nm的范围内，L-LER可以在2.2nm至3.0nm的范围内。
在操作1816中，进行后间隔物蚀刻芯轴拉伸(SEMP)工艺，该工艺产生具有目标最终侧壁角度的最终图案化结构。使用的气体混合物可以包含H2/Ar，其中H2流量可以在80sccm至119sccm的范围内，Ar流量可以在80sccm至119sccm的范围内。在SEMP后的基底中的图案化结构的LWR可以在4.0nm至4.8nm的范围内，L-LER可以在2.0nm至2.8nm的范围内。进行暴露图案化结构工艺、原子层共形沉积工艺和后间隔物蚀刻芯轴拉伸工艺的技术对于本领域技术人员来说是已知的，在此不再重复。
在操作1820中，在暴露图案化结构工艺、原子层共形沉积工艺和后间隔物蚀刻芯轴拉伸工艺中同时控制集成操作变量以满足目标最终侧壁角度和其他集成目标。集成目标可以包括如下的一个或更多个：蚀刻布置误差(EPE)、目标间隔物侧壁角度、目标DCS处理时间、目标间隔物厚度、目标拥有成本、目标基底处理能力等。例如，集成目标可以包括+0.1％至+3.0％或-0.1％至-3.0％的EPE、89度至90度的目标间隔物侧壁角度、小于30秒的目标DCS暴露时间。也可以使用集成目标的其他组合。
在本发明人进行的一系列测试期间，本发明人意外地发现，在小于30秒的DCS暴露时间的情况下，可以实现89度至90度的目标间隔物侧壁角度。在一些情况下，根据应用，可接受的LWR和L-LER在19秒或更短的DCS暴露时间的情况下是可实现的。通过进一步检查，本发明人还发现共形沉积层的厚度在2nm至3nm的范围内，这潜在地可以进一步减小，因此进一步缩短了实现目标间隔物侧壁角度(例如89度至90度)所需的DCS暴露时间。总而言之，在方案中增加DCS等离子体处理工艺(操作1808)，由于较少的再处理而改善了拥有成本，有效地提高了基底处理能力。由于间隔物倾斜的消除或减少，特别是当使用一系列沉积和SEMP时，图案转移的保真度显著改善。
图19是在本发明的一个实施方案中包括利用DCS图案化过程的集成系统的控制器的示例性系统图。图19中描绘了配置成进行上述相同工艺条件的等离子体蚀刻系统1900，其包括处理室1910、其上固定有待处理的基底1925的基底保持器1920、和真空泵系统1950。基底1925可以是半导体基底、晶片、平板显示器或液晶显示器。处理室1910可以配置成便于蚀刻在基底1925的表面附近的处理区域1945。将可电离气体或工艺气体的混合物经由气体分配系统1940引入。对于给定的工艺气体流，使用真空泵系统1950调节工艺压力。该处理可以辅助去除来自基底1925的暴露表面的材料。蚀刻处理系统1900可以配置成处理任何期望尺寸的基底，例如190mm基底、300mm基底、或更大尺寸的基底。
可以将基底1925通过夹持系统1928(例如机械夹持系统或电气夹持系统(例如静电夹持系统))固定至基底保持器1920。此外，基底保持器1920可以包括配置成调节和/或控制基底保持器1920和基底1925的温度的加热系统(未示出)或冷却系统(未示出)。加热系统或冷却系统可以包括传热流体的循环流，其在冷却时接收来自基底保持器1920的热并将热传递至热交换器系统(未示出)，或者在加热时将热从热交换器系统传递至基底保持器1920。在其他实施方案中，加热/冷却元件(例如电阻加热元件、或热电加热器/冷却器)可以包括在基底保持器1919、以及处理室1910的室壁和处理系统1900内的任何其他部件中。
此外，可以将传热气体经由背侧气体供应系统1926递送至基底1925的背侧以改善基底1925与基底保持器1920之间的气体间隙热传导。当在升高或降低的温度下需要基底的温度控制时，可以使用这样的系统。例如，背侧气体供应系统可以包括双区气体分配系统，其中氦气间隙压力可以在基底1925的中心与边缘之间独立地变化。
在图19所示的实施方案中，基底保持器1919可以包括上电极1970和下电极1922，RF功率通过所述上电极1970和所述下电极1922耦合至处理区域1945。例如，基底保持器1919可以经由从RF发生器1930通过任选的阻抗匹配网络1932到基底保持器1919的RF功率的传输而以RF电压被电偏压。RF电偏压可以用于加热电子以形成和维持等离子体。在该配置中，系统可以作为反应离子蚀刻(RIE)反应器操作，其中室和上部气体注入电极用作接地表面。RF偏压的典型频率可以为约0.1MHz至约80MHz的范围。用于等离子体处理的RF系统是本领域技术人员公知的。
此外，电极1922在RF电压下的电偏压可以使用脉冲偏压信号控制器1931来脉动。例如，从RF发生器1930输出的RF功率可以在截止状态与导通状态之间脉动。或者，将RF功率以多个频率施加至基底保持器电极。此外，阻抗匹配网络1932可以通过降低反射功率来改善RF功率到等离子体处理室1910中的等离子体的转移。匹配网络拓扑(例如L型、□型、T型等)和自动控制方法是本领域技术人员公知的。
气体分配系统1940可以包括用于引入工艺气体的混合物的喷头设计。或者，气体分配系统1940可以包括用于引入工艺气体的混合物并调节工艺气体的混合物在基底1925上方的分布的多区域喷头设计。例如，多区域喷头设计可以被配置成相对于在基底1925上方的基本上中心区域或分成中心流和边缘流的工艺气体流或组分的量来调节到基底1925上方的基本上周边区域的工艺气体流或组分。
真空泵系统1950可以包括能够具有最高至约8000升/秒(和更大)的泵送速度的涡轮分子真空泵(TMP)和用于节流室压力的闸阀。在用于干式等离子体蚀刻的常规等离子体处理装置中，可以采用800升/秒至3000升/秒的TMP。TMP用于低压处理，通常小于约50毫托。对于高压处理(即，大于约80毫托)，可以使用机械增压泵和干式粗加工泵。此外，用于监测室压力的装置(未示出)可以耦接至等离子体处理室1910。
如上所述，控制器1955可以包括微处理器、存储器和数字I/O端口，其能够产生足以传送和激活对处理系统1900的输入以及监测从等离子体处理系统1900的输出的控制电压。此外，控制器1955可以耦接至如下装置并且可以与如下装置交换信息：RF发生器830、脉冲偏压信号控制器1931、阻抗匹配网络1932、气体分配系统1940、真空泵系统1950以及基底加热/冷却系统(未示出)、背侧气体供应系统1926和/或静电夹持系统1921。例如，存储在存储器中的程序可以用于根据处理方案来激活到处理系统1900的前述部件的输入以在基底1925上进行等离子体辅助工艺，例如等离子体蚀刻工艺或PHT工艺。
此外，处理系统1900还可以包括上电极1970，RF功率可以从RF发生器1972通过任选的阻抗匹配网络1974耦接至所述上电极1970。用于向上电极施加RF功率的频率可以在约0.1MHz至约190MHz的范围。此外，用于向下电极施加功率的频率可以在约0.1MHz至约80MHz的范围。此外，将控制器1955耦接至RF发生器1972和阻抗匹配网络1974以控制向上电极1970施加RF功率。上电极的设计和实施是本领域技术人员公知的。如所示，可以将上电极1970和气体分配系统1940设计在相同的室组合件内。或者，上电极1970可以包括用于调节耦接至基底1925上方的等离子体的RF功率分布的多区域电极设计。例如，可以将上电极1970分段为中心电极和边缘电极。
根据应用，可以将附加装置(例如传感器或计量装置)耦接至处理室1910和控制器1955以收集实时数据并使用这样的实时数据来同时控制在涉及集成方案的沉积工艺、RIE工艺、拉伸工艺、图案重构工艺、加热处理工艺和/或图案转移工艺的两个或更多个步骤中的两个或更多个所选择的集成操作变量。此外，可以使用相同的数据来确保实现集成目标，其包括后加热处理(PHT)的完成、图案化均匀性(均匀性)、图案化结构的下拉(下拉)、图案化结构的简化(简化)、图案结构的纵横比(纵横比)、蚀刻选择性、线边缘粗糙度(LER)、线宽粗糙度(LWR)、基底处理能力、拥有成本等。
虽然以上仅详细描述了本发明的某些实施方案，但是本领域技术人员将容易理解，在实质上不脱离本发明的新颖教导和优点的情况下，可以对实施方案进行许多修改。虽然DCS实施方案用于说明本发明的原理、特征和益处，但如上所述，本发明可以用于具有可以包含两种或更多种材料的其他结构图案化层的基底。因此，所有这样的修改都旨在包括在本发明的范围内。

Claims (20)

1.一种以多重图案化方案对间隔物进行图案化的方法，所述方法包括：
在处理室中在基底上提供初始图案化结构，所述初始图案化结构包括有机芯轴和下层；
将所述初始图案化结构暴露在直流叠加等离子体处理工艺中，所述直流叠加等离子体处理工艺在所述初始图案化结构上沉积第一材料的层，所述第一材料的层被配置成在后续操作期间保护所述初始图案化结构；
进行原子层共形沉积工艺以沉积第二材料，所述第一材料在所述原子层共形沉积工艺开始时为所述有机芯轴提供保护；
进行间隔物蚀刻芯轴拉伸工艺，所述间隔物蚀刻芯轴拉伸工艺产生具有目标最终侧壁角度的最终图案化结构；
在所述直流叠加等离子体处理工艺、所述原子层共形沉积工艺和所述间隔物蚀刻芯轴拉伸工艺中同时控制集成操作变量以满足包括所述目标最终侧壁角度的集成目标。
2.根据权利要求1所述的方法，其中所述目标最终侧壁角度在89度至90度的范围内，所述第一材料是硅以及所述第二材料是硅氧化物。
3.根据权利要求2所述的方法，其中所述硅来自所述直流叠加等离子体处理工艺中使用的直流叠加等离子体处理装置中的顶部电极，所述硅通过形成硅氧化物层来形成原子层沉积，保护所述初始图案化结构的顶部和侧部。
4.根据权利要求2所述的方法，其中用于所述直流叠加等离子体处理工艺的所述集成操作变量包括DCS电压、H2流量、Ar流量、处理时间、温度、压力和高频功率。
5.根据权利要求4所述的方法，其中DCS电压在700V至1100V的范围内。
6.根据权利要求4所述的方法，其中H2流量在80sccm至119sccm的范围内和/或Ar流量在80sccm至119sccm的范围内。
7.根据权利要求4所述的方法，其中处理时间在10秒至30秒的范围内。
8.根据权利要求4所述的方法，其中温度在10℃至50℃的范围内。
9.根据权利要求4所述的方法，其中压力在80mT至100mT的范围内以及高频功率在80MHz至119MHz的范围内。
10.根据权利要求4所述的方法，其中在设置所述图案化结构之前：
设置输入图案化结构和下层，所述输入图案化结构包括初始结构图案和中间层。
11.根据权利要求10所述的方法，其中所述中间层包括有机层、有机平坦化层、先进图案膜或旋涂硬掩模中的一种以及硅抗反射涂层。
12.根据权利要求11所述的方法，其中所述先进图案膜包含具有高碳含量和一些氢的化学气相沉积无定形碳膜，所述旋涂硬掩模包含碳含量大于90％的旋涂有机聚合物，以及所述有机平坦化层包括C/H/O/N为81.6重量％/4.6重量％/9.9重量％/3.9重量％或者C/H/O/N为85.4重量％/5.8重量％/6.0重量％/2.9重量％的组合物。
13.根据权利要求12所述的方法，其中在设置所述输入图案化结构之后，还包括：
进行后有机打开工艺，所述打开工艺产生所述初始结构图案。
14.根据权利要求1所述的方法，其中所述集成目标包括在87度至90度范围内的所述目标最终侧壁角度。
15.根据权利要求1所述的方法，其中所述集成目标包括在所述间隔物蚀刻芯轴拉伸工艺之后在4.0nm至4.8nm范围内的所述最终图案化结构的目标线宽粗糙度。
16.根据权利要求1所述的方法，其中所述集成目标包括在所述共形沉积工艺之后在3.5nm至4.0nm范围内的所述最终图案化结构的目标线宽粗糙度。
17.根据权利要求1所述的方法，其中所述集成目标包括在所述间隔物蚀刻芯轴拉伸工艺之后在2.2nm至2.8nm范围内的所述最终图案化结构的目标左线边缘粗糙度。
18.根据权利要求1所述的方法，其中所述集成目标包括在所述原子层共形沉积工艺之后在2.2nm至3.0nm范围内的所述最终图案化结构的目标左线边缘粗糙度。
19.根据权利要求1所述的方法：
其中所述集成目标包括在0.1％至3.0％范围内或-0.1％至-3.0％范围内的所述最终图案化结构的目标边缘布置误差；以及
其中所述集成操作变量被控制成满足所述目标边缘布置误差。
20.根据权利要求1所述的方法，其中同时控制集成操作变量以满足集成目标包括：
进行集成操作变量的测量；以及
进行所述集成操作变量中的一个或更多个集成操作变量的调节以满足所述集成目标；或
进行集成操作变量的原位在线测量；以及
进行所述集成操作变量中的一个或更多个集成操作变量的调节以满足所述集成目标，其中所述调节基于所述集成操作变量的所述原位在线测量。
CN201780043912.9A 2016-06-08 2017-05-18 有机芯轴保护方法 Active CN109478022B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201662347460P 2016-06-08 2016-06-08
US62/347,460 2016-06-08
PCT/US2017/033242 WO2017213817A1 (en) 2016-06-08 2017-05-18 Organic mandrel protection process

Publications (2)

Publication Number Publication Date
CN109478022A CN109478022A (zh) 2019-03-15
CN109478022B true CN109478022B (zh) 2021-12-28

Family

ID=60578892

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780043912.9A Active CN109478022B (zh) 2016-06-08 2017-05-18 有机芯轴保护方法

Country Status (3)

Country Link
KR (1) KR102223708B1 (zh)
CN (1) CN109478022B (zh)
WO (1) WO2017213817A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112309835B (zh) * 2019-07-31 2023-11-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112928165B (zh) * 2019-12-05 2024-06-18 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112086348B (zh) * 2020-08-31 2022-11-29 上海华力微电子有限公司 双重图形氧化硅芯轴制备方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5329265B2 (ja) * 2009-03-09 2013-10-30 株式会社日立国際電気 半導体装置の製造方法および基板処理装置
WO2013101107A1 (en) * 2011-12-29 2013-07-04 Intel Corporation Double patterning lithography techniques
US9252021B2 (en) * 2012-02-09 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for patterning a plurality of features for Fin-like field-effect transistor (FinFET) devices
US9466486B2 (en) * 2013-08-30 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
KR20160089515A (ko) * 2013-12-05 2016-07-27 도쿄엘렉트론가부시키가이샤 직류 중첩 동결
US9490182B2 (en) * 2013-12-23 2016-11-08 Kla-Tencor Corporation Measurement of multiple patterning parameters
US9269590B2 (en) * 2014-04-07 2016-02-23 Applied Materials, Inc. Spacer formation
US20160049307A1 (en) * 2014-08-15 2016-02-18 Yijian Chen Patterning method for IC fabrication using 2-D layout decomposition and synthesis techniques

Also Published As

Publication number Publication date
WO2017213817A1 (en) 2017-12-14
KR102223708B1 (ko) 2021-03-04
KR20190006205A (ko) 2019-01-17
CN109478022A (zh) 2019-03-15

Similar Documents

Publication Publication Date Title
US10354873B2 (en) Organic mandrel protection process
TWI621155B (zh) 在自對準圖案化架構中不使用硬遮罩而增加圖案密度之方法
CN107438892B (zh) 等离子处理方法以及等离子处理装置
US9443731B1 (en) Material processing to achieve sub-10nm patterning
US9748110B2 (en) Method and system for selective spacer etch for multi-patterning schemes
JP6779846B2 (ja) セルフアライン式マルチパターニングのためのその場スペーサ再整形方法及びシステム
KR102328025B1 (ko) 서브-해상도 스케일들로 상이한 임계 치수들을 패터닝하기 위한 방법
US10748769B2 (en) Methods and systems for patterning of low aspect ratio stacks
CN109478022B (zh) 有机芯轴保护方法
US10260150B2 (en) Method and system for sculpting spacer sidewall mask
CN109074004B (zh) 利用选定的蚀刻剂气体混合物以及调整操作变量修整无机抗蚀剂的方法
US10049875B2 (en) Trim method for patterning during various stages of an integration scheme
US10790154B2 (en) Method of line cut by multi-color patterning technique
US10170329B2 (en) Spacer formation for self-aligned multi-patterning technique

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant