[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

CN106158956B - 具有resurf结构的ldmosfet及其制造方法 - Google Patents

具有resurf结构的ldmosfet及其制造方法 Download PDF

Info

Publication number
CN106158956B
CN106158956B CN201510163925.2A CN201510163925A CN106158956B CN 106158956 B CN106158956 B CN 106158956B CN 201510163925 A CN201510163925 A CN 201510163925A CN 106158956 B CN106158956 B CN 106158956B
Authority
CN
China
Prior art keywords
well
region
drain
substrate
doping concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510163925.2A
Other languages
English (en)
Other versions
CN106158956A (zh
Inventor
祁树坤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CSMC Technologies Corp
Original Assignee
CSMC Technologies Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CSMC Technologies Corp filed Critical CSMC Technologies Corp
Priority to CN201510163925.2A priority Critical patent/CN106158956B/zh
Priority to US15/564,727 priority patent/US10249707B2/en
Priority to PCT/CN2016/072839 priority patent/WO2016161840A1/zh
Priority to JP2017551034A priority patent/JP6538190B2/ja
Publication of CN106158956A publication Critical patent/CN106158956A/zh
Application granted granted Critical
Publication of CN106158956B publication Critical patent/CN106158956B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0221—Manufacture or treatment of FETs having insulated gates [IGFET] having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended-drain MOSFETs [EDMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H10D30/655—Lateral DMOS [LDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)

Abstract

本发明涉及一种具有RESURF结构的横向扩散金属氧化物半导体场效应管，包括衬底、源极、漏极、体区及衬底上的阱区，所述阱区包括：插入式阱，掺杂类型为P型，设于所述漏极的下方并与漏极相接；N阱，设于所述插入式阱的两侧；P阱，设于所述N阱的旁边并与N阱连接；所述源极和体区设于所述P阱内。本发明通过插入式阱形成triple RESURF结构，有助于提高N阱的掺杂浓度，并降低器件的导通电阻，并且有助于改善器件的击穿特性。

Description

具有RESURF结构的LDMOSFET及其制造方法
技术领域
本发明涉及半导体工艺，特别是涉及一种具有RESURF结构的横向扩散金属氧化物半导体场效应管，还涉及一种具有RESURF结构的横向扩散金属氧化物半导体场效应管的制造方法。
背景技术
采用RESURF(降低表面电场)原理的基本结构由低掺杂的P型衬底和低掺杂的N型外延层组成。在外延层上形成P阱并注入N+、P+，形成一个横向的P-well/N-epi结和一个纵向的P-sub/N-epi结。由于横向结两端有着更高的掺杂浓度，因此击穿电压比纵向结更低。RESURF的基本原理是利用横向结和纵向结的相互作用，使外延层在横向结达到临界雪崩击穿电场前完全耗尽，通过合理优化器件参数使得器件的击穿发生在纵向结，从而起到降低表面电场的作用。
传统的RESURF结构，较淡的深阱易被耗尽，击穿易发生于漏端区域表面，且导通电阻偏高，从而影响可靠性及产品应用。
发明内容
为了解决背景技术中提到的传统RESURF结构导通电阻偏高、易击穿的问题，本发明提出一种低导通电阻、且能够改善击穿特性的具有RESURF结构的横向扩散金属氧化物半导体场效应管。
一种具有RESURF结构的LDMOSFET，包括衬底、源极、漏极、体区及衬底上的阱区，所述阱区包括：插入式阱，掺杂类型为P型，设于所述漏极的下方并与漏极相接；N阱，设于所述插入式阱的两侧；P阱，设于所述N阱的旁边并与N阱连接；所述源极和体区设于所述P阱内。
在其中一个实施例中，所述阱区包括衬底上的第一阱区和第一阱区上的第二阱区，所述插入式阱包括第一阱区内的第一插入式阱和第二阱区内的第二插入式阱，所述N阱包括第一阱区内的第一N阱和第二阱区内的第二N阱，所述P阱包括第一阱区内的第一P阱和第二阱区内的第二P阱。
在其中一个实施例中，所述第一N阱的掺杂浓度低于所述第二N阱的掺杂浓度，所述第一P阱的掺杂浓度低于所述第二P阱的掺杂浓度，所述第一插入式阱的掺杂浓度低于所述第二插入式阱的掺杂浓度。
在其中一个实施例中，还包括场氧区和多晶硅结构，所述场氧区设于所述N阱表面，两块场氧区结构将所述漏极夹于中间，所述多晶硅结构从所述场氧区表面搭接至所述源极表面。
在其中一个实施例中，还包括设于所述N阱内、场氧区下方的浮层P阱。
在其中一个实施例中，所述插入式阱的宽度不超过所述漏极的有源区宽度的40％。
在其中一个实施例中，所述阱区的掺杂浓度低于所述漏极的掺杂浓度。
在其中一个实施例中，所述衬底为P掺杂衬底，所述漏极为N掺杂漏极，所述源极为N掺杂源极，所述体区为P掺杂体区。
本发明还提供一种具有RESURF结构的LDMOSFET的制造方法，包括步骤：提供衬底；光刻形成N阱注入窗口，并通过所述注入窗口向衬底内注入N型离子；所述注入窗口被覆盖在衬底上的光刻胶分隔而保留出插入式阱的位置；热推阱形成N阱；注入P型离子并热推阱，形成插入所述N阱的所述插入式阱，以及形成于N阱旁边并与N阱相接的P阱；形成有源区和场氧；形成源极和漏极；所述漏极形成于所述插入式阱上方并与插入式阱相接。
本发明还提供另一种具有RESURF结构的LDMOSFET的制造方法，包括步骤：提供衬底；光刻形成第一N阱注入窗口，并通过所述注入窗口向衬底内注入N型离子；所述注入窗口被覆盖在衬底上的光刻胶分隔而保留出第一插入式阱的位置；热推阱形成第一N阱；注入P型离子并热推阱，形成插入所述第一N阱的所述第一插入式阱，以及形成于第一N阱旁边并与第一N阱相接的第一P阱；在所述衬底上形成第一外延层；光刻并向所述外延层中注入N型离子，推阱后在第一N阱上方形成与第一N阱相接的第二N阱；注入P型离子并热推阱，形成插入第二N阱的第二插入式阱，以及第二N阱旁的第二P阱；所述第二插入式阱形成于第一插入式阱上方并与第一插入式阱相接，所述第二P阱形成于所属第一P阱上方并与第一P阱相接；形成有源区和场氧；形成源极和漏极；所述漏极形成于所述第二插入式阱上方并与第二插入式阱相接。
上述具RESURF结构的横向扩散金属氧化物半导体场效应管，通过插入式阱形成triple RESURF结构，有助于提高N阱的掺杂浓度，并降低器件的导通电阻，并且有助于改善器件的击穿特性。
附图说明
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将变得更加清晰。在全部附图中相同的附图标记指示相同的部分，且并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1是一实施例中具有RESURF结构的横向扩散金属氧化物半导体场效应管的结构示意图；
图2是另一实施例中具有RESURF结构的横向扩散金属氧化物半导体场效应管的结构示意图；
图3是图1所示实施例中具有RESURF结构的横向扩散金属氧化物半导体场效应管的制造方法的流程图；
图4是图2所示实施例中具有RESURF结构的横向扩散金属氧化物半导体场效应管的制造方法的流程图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
本发明提供一种具有RESURF结构的横向扩散金属氧化物半导体场效应管，包括衬底、源极、漏极、体区及衬底上的阱区。阱区具体包括N阱、P阱以及插入N阱中的插入式阱，其中插入式阱的掺杂类型为P型，设于漏极的下方并与漏极和衬底相接。N阱设于插入式阱的两侧。P阱设于N阱的旁边并与N阱连接。源极和体区设于P阱内。
图1是一实施例中具有RESURF结构的横向扩散金属氧化物半导体场效应管(LDMOS)的结构示意图，其为左右对称结构，包括衬底110，衬底上的阱区，漏极140，源极150，体区160，场氧区170以及多晶硅结构180。其中，衬底为P型掺杂，漏极140为N型掺杂，源极150为N型掺杂，体区160为P型掺杂。阱区包括P型掺杂的插入式阱122、作为漂移区的N阱124以及作为沟道区的P阱126。场氧区170设于漂移区的N阱124表面，两块场氧区170结构将漏极140夹于中间，多晶硅结构180由多晶硅栅和搭场部分组成，从场氧区170表面搭接至源极150表面。
如图1所示，在现有结构的漏端N+结下方，通过将N阱124裂开一定宽度，插入PW，形成triple RESURF结构，使得插入式阱122、N阱124、P阱126及衬底110之间相互耗尽，击穿点向器件体内转移，器件得以纵向击穿。
在其中一个实施例中，插入式阱122的宽度为漏极的有源区宽度的10％～40％。
插入式阱122的宽度不能太宽，需要保证漏极140下方的两侧N阱124仍然与漏极140相接(即插入式阱122的宽度至少要比漏极140窄)，这样漂移区的N阱124浓度相较现有技术得以提高，有助于导通电阻的降低。这是因为当耗尽区中加入额外的电荷后，相反类型的电荷密度也会相应提高，以达到电荷平衡的要求。
插入式阱122同样不能太窄。一定宽度的插入式阱122可以有效控制器件体内击穿发生的先后，如宽度过窄，插入式阱122对两侧N阱124的耗尽区影响较小，击穿位置仍与现有技术中漂移区N阱124不设置插入式阱122时的击穿位置接近，那么插入式阱122的插入就起不到对于击穿的调整作用了。
当漏极140外接较高电位，耗尽至漏极140时，插入式阱122与两侧漂移区的N阱124相互耗尽，直至两侧N阱124形成的耗尽层逐渐扩大至交叠于P阱126中，两侧电势线相接，之后由上而下向衬底110中耗尽，电场峰值被削弱，进而有效改善击穿电压。
在图1所示实施例中，漏极140为N+漏极，源极150为N+源极，体区160为P+体区。
图2是另一实施例中具有RESURF结构的横向扩散金属氧化物半导体场效应管的结构示意图，其与图1所示实施例的区别在于阱区由一层用于与高压器件配合的高压阱、和一层用于与低压器件配合的低压阱组成。即LDMOS包括衬底210，衬底上的第一阱区和第一阱区上的第二阱区，漏极240，源极250，体区260，场氧区270以及多晶硅结构280。第一阱区包括P型掺杂的第一插入式阱222、第一N阱224以及第一P阱226；第二阱区包括第二插入式阱232、第二N阱234以及第三P阱236，第二插入式阱232、第二N阱234以及第三P阱236分别与第一插入式阱222、第一N阱224以及第一P阱226相接；第一N阱224和第二N阱234共同作为漂移区。其中源极250和体区260设于第二P阱236内。
在图2所示实施例中，LDMOS还包括设于第二N阱234内、场氧区270下方的浮层P阱235。其掺杂浓度比第二N阱234要淡，可以减缓浓度梯度、提高器件耐压。
为了确保漂移区耗尽至漏极240的有源区(DTO)时，仍有较高浓度的N型杂质，必须保证此时N阱(包括第一N阱224和第二N阱234)与插入式阱(包括第一插入式阱222和第二插入式阱232)间的N+的仍有一定的有效宽度，至少为漏极240的有源区的30％。因此，第一插入式阱222和第二插入式阱232的宽度不应超过漏极240的有源区宽度的40％。在有源区宽10微米的实施例中，前述有效宽度至少为3微米，即第一插入式阱222和第二插入式阱232的宽度不超过2微米。
在图2所示实施例中，漏极240为N+漏极，源极250为N+源极，体区260为P+体区。
本发明还提供一种具有RESURF结构的横向扩散金属氧化物半导体场效应管的制造方法，用于形成图1所示的LDMOS。图3是一实施例中该方法的流程图，包括下列步骤：
S310，提供衬底。
本实施例中是提供P型掺杂的硅衬底。
S320，光刻形成N阱注入窗口，并通过注入窗口向衬底内注入N型离子。
由于要在N阱中插入一个P阱，因此在需要插入的位置形成光刻胶，保留出位置供后续形成插入式阱。光刻之前可以先进行初始氧化。
S330，热推阱形成N阱。
热推阱的同时进行N阱的氧化，在N阱表面形成氧化层。该氧化层可以为步骤S340的P注入提供自对准注入结构，省去一块光刻版。注意执行下一步骤之前还要去除光刻胶。
S340，注入P型离子并热推阱，形成插入N阱的插入式阱，以及N阱旁边的P阱。
形成的插入式阱被N阱夹在中间，P阱形成于N阱外侧并与其相接。
S350，形成有源区和场氧。
在本实施例中，形成有源区和场氧后，生成栅氧和多晶硅栅极。
S360，形成源极和漏极。
漏极形成于插入式阱上方并与插入式阱相接。
本发明同样提供一种具有RESURF结构的横向扩散金属氧化物半导体场效应管的制造方法，用于形成图2所示的LDMOS。图4是一实施例中该方法的流程图，包括下列步骤：
S410，提供衬底。
S420，光刻形成第一N阱注入窗口，并通过注入窗口向衬底内注入N型离子。
S430，热推阱形成第一N阱。
热推阱的同时进行第一N阱的氧化，在第一N阱表面形成氧化层。执行下一步骤之前还要去除光刻胶。
S440，注入P型离子并热推阱，形成插入第一N阱的第一插入式阱，以及第一N阱旁的第一P阱。
S450，在衬底上形成外延层。
外延之前去除多余的氧化层。
S460，光刻并向外延层中注入N型离子，热推阱后形成与第一N阱相接的第二N阱。
光刻胶图案与步骤S420中的相同。通过热推阱将注入的N型离子向下推至与第一N阱相接。热推阱的同时进行第二N阱的氧化，在第二N阱表面形成氧化层，作为自对准注入结构。执行下一步骤之前还要去除光刻胶。
S470，注入P型离子并热推阱，形成插入第二N阱的第二插入式阱，以及第二N阱旁的第二P阱。
S480，形成有源区和场氧。
在本实施例中，形成有源区和场氧后，生成栅氧和多晶硅栅极。
S490，形成源极和漏极。
漏极形成于第二插入式阱上方并与其相接。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (7)

1.一种具有RESURF结构的LDMOSFET，包括衬底、源极、漏极、体区及衬底上的阱区，其特征在于，所述阱区包括：
插入式阱，掺杂类型为P型，设于所述漏极的下方并与漏极相接；
N阱，设于所述插入式阱的两侧，所述插入式阱插入所述N阱中；
P阱，设于所述N阱的旁边并与N阱相接；所述源极和体区设于所述P阱内；
衬底上的第一阱区和第一阱区上的第二阱区；
所述插入式阱包括第一阱区内的第一插入式阱和第二阱区内的第二插入式阱，所述N阱包括第一阱区内的第一N阱和第二阱区内的第二N阱，所述P阱包括第一阱区内的第一P阱和第二阱区内的第二P阱；所述第一N阱的掺杂浓度低于所述第二N阱的掺杂浓度，所述第一P阱的掺杂浓度低于所述第二P阱的掺杂浓度，所述第一插入式阱的掺杂浓度低于所述第二插入式阱的掺杂浓度。
2.根据权利要求1所述的具有RESURF结构的LDMOSFET，其特征在于，还包括场氧区和多晶硅结构，所述场氧区设于所述N阱表面，两块场氧区结构将所述漏极夹于中间，所述多晶硅结构从所述场氧区表面搭接至所述源极表面。
3.根据权利要求2所述的具有RESURF结构的LDMOSFET，其特征在于，还包括设于所述N阱内、场氧区下方的浮层P阱。
4.根据权利要求1所述的具有RESURF结构的LDMOSFET，其特征在于，所述插入式阱的宽度不超过所述漏极的有源区宽度的40％。
5.根据权利要求1所述的具有RESURF结构的LDMOSFET，其特征在于，所述阱区的掺杂浓度低于所述漏极的掺杂浓度。
6.根据权利要求1-5中任意一项所述的具有RESURF结构的LDMOSFET，其特征在于，所述衬底为P掺杂衬底，所述漏极为N掺杂漏极，所述源极为N掺杂源极，所述体区为P掺杂体区。
7.一种具有RESURF结构的LDMOSFET的制造方法，包括步骤：
提供衬底；
光刻形成第一N阱注入窗口，并通过所述注入窗口向衬底内注入N型离子；所述注入窗口被覆盖在衬底上的光刻胶分隔而保留出第一插入式阱的位置；
热推阱形成第一N阱；
注入P型离子并热推阱，形成插入所述第一N阱的所述第一插入式阱，以及形成于第一N阱旁边并与第一N阱相接的第一P阱；
在所述衬底上形成第一外延层；
光刻并向所述外延层中注入N型离子，热推阱后在第一N阱上方形成与第一N阱相接的第二N阱；
注入P型离子并热推阱，形成插入第二N阱的第二插入式阱，以及第二N阱旁的第二P阱；所述第二插入式阱形成于第一插入式阱上方并与第一插入式阱相接，所述第二P阱形成于所属第一P阱上方并与第一P阱相接；
形成有源区和场氧；
形成源极和漏极；所述漏极形成于所述第二插入式阱上方并与第二插入式阱相接。
CN201510163925.2A 2015-04-08 2015-04-08 具有resurf结构的ldmosfet及其制造方法 Active CN106158956B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201510163925.2A CN106158956B (zh) 2015-04-08 2015-04-08 具有resurf结构的ldmosfet及其制造方法
US15/564,727 US10249707B2 (en) 2015-04-08 2016-01-29 Laterally diffused metal oxide semiconductor field-effect transistor and manufacturing method therefor
PCT/CN2016/072839 WO2016161840A1 (zh) 2015-04-08 2016-01-29 横向扩散金属氧化物半导体场效应管及其制造方法
JP2017551034A JP6538190B2 (ja) 2015-04-08 2016-01-29 横方向拡散金属酸化物半導体電界効果トランジスタ及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510163925.2A CN106158956B (zh) 2015-04-08 2015-04-08 具有resurf结构的ldmosfet及其制造方法

Publications (2)

Publication Number Publication Date
CN106158956A CN106158956A (zh) 2016-11-23
CN106158956B true CN106158956B (zh) 2020-02-11

Family

ID=57071791

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510163925.2A Active CN106158956B (zh) 2015-04-08 2015-04-08 具有resurf结构的ldmosfet及其制造方法

Country Status (4)

Country Link
US (1) US10249707B2 (zh)
JP (1) JP6538190B2 (zh)
CN (1) CN106158956B (zh)
WO (1) WO2016161840A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106158956B (zh) * 2015-04-08 2020-02-11 无锡华润上华科技有限公司 具有resurf结构的ldmosfet及其制造方法
CN112567515B (zh) * 2018-07-27 2024-05-07 长江存储科技有限责任公司 存储器结构及其形成方法
CN112053953B (zh) * 2020-09-29 2024-03-22 上海华虹宏力半导体制造有限公司 绝缘栅双极型晶体管及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101931004A (zh) * 2009-06-22 2010-12-29 宏海微电子股份有限公司 横向扩散金属氧化物半导体场效应晶体管结构
US8866252B2 (en) * 2011-09-15 2014-10-21 Cambridge Semiconductor Limited Power semiconductor devices and fabrication methods

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03209776A (ja) * 1990-01-11 1991-09-12 Matsushita Electron Corp 半導体素子
KR100289049B1 (ko) * 1997-12-17 2001-10-24 정선종 이중필드판구조를갖는전력소자
JP3059423B2 (ja) * 1998-10-19 2000-07-04 松下電子工業株式会社 半導体装置の製造方法
CN1153290C (zh) * 2001-03-23 2004-06-09 矽统科技股份有限公司 具有电流均匀分布特性的静电放电防护布置方法
CN1287467C (zh) * 2003-09-22 2006-11-29 东南大学 双栅高压p型金属氧化物半导体晶体管
JP2007266326A (ja) 2006-03-29 2007-10-11 Matsushita Electric Ind Co Ltd 横型半導体装置
JP5148852B2 (ja) 2006-09-07 2013-02-20 新日本無線株式会社 半導体装置
JP5769915B2 (ja) * 2009-04-24 2015-08-26 ルネサスエレクトロニクス株式会社 半導体装置
US7696564B1 (en) * 2009-05-06 2010-04-13 Agamem Microelectronics Inc. Lateral diffused metal-oxide-semiconductor field-effect transistor
US8541862B2 (en) * 2011-11-30 2013-09-24 Freescale Semiconductor, Inc. Semiconductor device with self-biased isolation
JP2015176974A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置
WO2015178781A1 (en) * 2014-05-19 2015-11-26 Powerbyproxi Limited Magnetically permeable core and an inductive power transfer coil arrangement
US10228487B2 (en) * 2014-06-30 2019-03-12 American Science And Engineering, Inc. Rapidly relocatable modular cargo container scanner
US9645486B2 (en) * 2014-12-04 2017-05-09 Globalfoundries Inc. Multiple threshold convergent OPC model
US9690187B2 (en) * 2014-12-05 2017-06-27 Globalfoundries Inc. Sampling for OPC model building
CN105789298B (zh) * 2014-12-19 2019-06-07 无锡华润上华科技有限公司 横向绝缘栅双极型晶体管及其制造方法
CN104681621B (zh) * 2015-02-15 2017-10-24 上海华虹宏力半导体制造有限公司 一种源极抬高电压使用的高压ldmos及其制造方法
CN106158956B (zh) * 2015-04-08 2020-02-11 无锡华润上华科技有限公司 具有resurf结构的ldmosfet及其制造方法
CN106158921B (zh) * 2015-04-10 2019-07-23 无锡华润上华科技有限公司 具resurf结构的横向扩散金属氧化物半导体场效应管
CN106571388B (zh) * 2015-10-08 2018-10-12 无锡华润上华科技有限公司 具有resurf结构的横向扩散金属氧化物半导体场效应管
CN106816468B (zh) * 2015-11-30 2020-07-10 无锡华润上华科技有限公司 具有resurf结构的横向扩散金属氧化物半导体场效应管
JP2017138443A (ja) * 2016-02-03 2017-08-10 コニカミノルタ株式会社 画像形成装置
CN107527811B (zh) * 2016-06-21 2020-07-10 无锡华润上华科技有限公司 横向绝缘栅双极型晶体管及其制造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101931004A (zh) * 2009-06-22 2010-12-29 宏海微电子股份有限公司 横向扩散金属氧化物半导体场效应晶体管结构
US8866252B2 (en) * 2011-09-15 2014-10-21 Cambridge Semiconductor Limited Power semiconductor devices and fabrication methods

Also Published As

Publication number Publication date
CN106158956A (zh) 2016-11-23
JP2018517279A (ja) 2018-06-28
US10249707B2 (en) 2019-04-02
JP6538190B2 (ja) 2019-07-03
US20180114831A1 (en) 2018-04-26
WO2016161840A1 (zh) 2016-10-13

Similar Documents

Publication Publication Date Title
WO2020078315A1 (zh) 沟槽栅耗尽型vdmos器件及其制造方法
US8704300B1 (en) Semiconductor device and fabricating method thereof
CN104064600B (zh) 一种上拉双扩散金属氧化物半导体及其制作方法
CN105097914B (zh) 横向扩散金属氧化物半导体器件及其制造方法
US20090256200A1 (en) Disconnected DPW Structures for Improving On-State Performance of MOS Devices
US9054129B1 (en) Semiconductor device and method for manufacturing the same
US8698237B2 (en) Superjunction LDMOS and manufacturing method of the same
CN104810408A (zh) 一种超势垒整流器件及其制造方法
CN103178093B (zh) 高压结型场效应晶体管的结构及制备方法
CN103367451B (zh) 一种高压半导体器件及其制作方法
JP6618615B2 (ja) 横方向拡散金属酸化物半導体電界効果トランジスタ
CN106158957A (zh) 横向扩散金属氧化物半导体场效应管及其制造方法
CN106158921B (zh) 具resurf结构的横向扩散金属氧化物半导体场效应管
CN106158956B (zh) 具有resurf结构的ldmosfet及其制造方法
CN107170688B (zh) 一种沟槽型功率器件及其制作方法
CN107492497A (zh) 晶体管的形成方法
CN103545346B (zh) 隔离型n型ldmos器件及其制造方法
CN105140289A (zh) N型ldmos器件及工艺方法
CN104617139B (zh) Ldmos器件及制造方法
CN110416300B (zh) 超结n型mosfet及其制造方法
CN103632970B (zh) 抑制nmos器件的双峰效应的方法
CN106340534A (zh) 场限环和结终端扩展复合分压结构及该结构的制造方法
CN105140269A (zh) 一种横向高压功率器件的结终端结构
CN104465773A (zh) 金属氧化物半导体场效应管的终端结构及其制造方法
CN108258052B (zh) 超级结器件的工艺方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20170926

Address after: 214028 Xinzhou Road, Wuxi national hi tech Industrial Development Zone, Jiangsu, China, No. 8

Applicant after: Wuxi Huarun Shanghua Technology Co., Ltd.

Address before: 214028 Xinzhou Road, Wuxi national hi tech Industrial Development Zone, Jiangsu, China, No. 8

Applicant before: Wuxi CSMC Semiconductor Co., Ltd.

GR01 Patent grant
GR01 Patent grant