The evolution of modern wireless standards poses stringent noise specifications to the design of frequency synthesizers for high-data-rate communication systems, limiting tolerable jitter and spurs level. Moreover, such performance must be provided at low power consumption and small area, in order to meet the requirements for mobile applications and battery powered systems at low cost and high integration level. Therefore, the key challenge in frequency generation is the design of high-efficiency synthesizers (i.e. with low jitter at low power), and it is generally tackled relying on fractional-N phase-locked loops (PLLs) with LC oscillators, due to their better noise/power compromise with respect to ring oscillators. However, the analog content of LC-based PLLs do not benefit from technology scaling and prevents their design from easily fitting into a typical digital design flow. In this framework, we present a high-efficiency frequency synthesizer based on a fractional-N digital PLL with a ring oscillator. Minimum jitter is obtained developing a comprehensive analysis of noise in digital PLLs, specifically focusing on architectures with single-bit phase detector, which are the most promising in terms of efficiency. However, the coarse quantization of phase error makes these systems prone to the generation of limit cycles appearing as unwanted spurs in the spectrum. The random noise contributed by building blocks can eliminate those spurs acting as dithering signal, without the addition of extra noise. A closed-form expression of the total output jitter as a function of loop parameters and noise sources is developed, which suggests a design strategy for noise minimization. Yet the lowest achievable value for the jitter ultimately depends on the noise of the oscillator, which is considerably high in the case for ring oscillators. An effective way to significantly reduce it, without increasing appreciably power consumption, is to rely on the concept of injection locking, but unfortunately its application has been so far bounded to integer-N synthesis, preventing the introduction of inductorless frequency synthesizers into standardized wireless systems. With this aim, we propose a technique to enable fine fractional-N resolution in injection-locked PLLs that allowed us to reach the best power/noise trade-off among published fractional-N digital frequency synthesizers without integrated inductors.

In questo lavoro di tesi viene presentato un sintetizzatore di frequenza basato su un Phase-locked Loop (PLL) digitale frazionario con un oscillatore ad anello. Si raggiunge il minimo jitter ottenibile sviluppando un’analisi teorica del rumore di fase per i PLL digitali, nel caso specifico di architetture con phase-detector a singolo bit, in quanto sono le più promettenti in termini di efficienza. Tuttavia, la quantizzazione grossolana dell’errore di fase rende questi sistemi sensibili alla generazione di un fenomeno chiamato ciclo limite, che si manifesta con la comparsa di toni spuri nello spettro d’uscita. Il rumore random dei blocchi che costituiscono il PLL può però eliminare queste spurie agendo come un segnale di dithering, senza la necessità di aggiungere rumore esterno. In questo lavoro è sviluppata un’espressione in forma chiusa per il jitter totale in uscita in funzione dei parametri dell’anello e delle sorgenti di rumore: in questo modo si è arrivati a una strategia di progetto per la minimizzazione del rumore. Il minimo valore di jitter raggiungibile dipende comunque dal rumore dell’oscillatore, e nel caso di oscillatore ad anello è decisamente alto. Una maniera efficace per ridurlo senza aumentare il consumo di potenza è l’utilizzo di tecniche di injection locking. Sfortunatamente però queste tecniche sono state applicate finora solo a sintesi intera di frequenza, non rendendo possibile l’impiego dei sintetizzatori di frequenza senza induttore in sistemi wireless. Per questo motivo si propone una tecnica che permette di abilitare la sintesi di frequenza frazionaria con risoluzione in frequenza fine in PLL injection locking. Tale tecnica ha permesso di realizzare un sintetizzatore con il migliore compromesso rumore/potenza tra i PLL frazionari digitali senza induttore pubblicati in letteratura.