En-P4 GBM2

La logique séquentielle
AD 1
Définition
AD
 Un système est dit «séquentiel», lorsque son évolution ne dépend pas uniquement
des informations données par ses variables d’entrée, mais aussi de l’état antérieur
de chacune de ses sorties.
 Une fonction de logique séquentielle a la capacité de se « souvenir » des états
Electronique Numérique
antérieurs des sorties.

Notion de mémorisation de l’état actuel des sorties.
Une même combinaison des entrées pourra avoir des effets différents sur les
sorties.
Circuit séquentiel
Entrées Circuit logique Sorties

combinatoire
Elément de
mémorisation
2
Fonctionnements asynchrone et synchrone
AD L’évolution d’un système respectant la logique séquentielle peut s’effectuer de deux manières
: Fonctionnement asynchrone : la sortie peut changer d'état quand une ou plusieurs entrées
changent.
 fonctionnement synchrone : le changement d'état de la sortie est commandé par un signal
d'horloge (H, C, Clk, T). Les informations évoluent en fonction du temps :

 Changement d'état de la sortie sur niveau d'horloge.
Entrée Sortie Entrée Sortie
Système Système
H séquentiel H séquentiel
H H
H active quand H active quand
t H=1 t H=0
 Changement d'état de la sortie sur front d'horloge.

Entrée Sortie Entrée Sortie
Système Système
H séquentiel H séquentiel
H H
H active quand H H active quand H
t passe de 0 à 1 t passe de 1 à 0 3
Front montant Front descendant
Bascules
AD
Une bascule est un circuit logique bistable pouvant prendre deux états logiques "0" ou "1".
Une bascule est capable, dans certaines circonstances, de maintenir les valeurs de ses sorties
malgré les changements de valeurs d'entrées (contrairement aux circuits logiques
combinatoires), c'est-à-dire comportant un état mémoire.
Il existe deux types de bascules : les bascules asynchrones (latch) et les bascules synchrones (flip
flop), possédant une entrée d'horloge de synchronisation.
La bascule est l'élément de base de la logique séquentielle. En effet, en assemblant des

bascules, on peut réaliser des registres de décalage, des registres de mémorisation ou des
compteurs.
D’une façon générale, une bascule possède :
 Une ou deux entrées d’informations

 Deux sorties complémentaires 𝑄𝑄 et 𝑄𝑄�
 Une entrée d’horloge
 Deux entrées de forçage ou de
programmation 4
Bascule RS asynchrone
AD
La bascule RS, est considérée comme le circuit basique en logique séquentielle.
Elle comprend :
 Deux sorties complémentaires 𝑄𝑄 et 𝑄𝑄�
 Une entrée de donnée, qui, une fois activée met la sortie 𝑄𝑄 = 1 et elle est étiquetée par
S (SET).
 Une entrée de donnée, qui, une fois activée met la sortie 𝑄𝑄 = 0 et elle est étiquetée par
R (RESET).
𝑆𝑆 𝑄𝑄
𝑅𝑅 𝑄𝑄�
5
Bascule RS-NOR asynchrone
AD Table de transition
Entrées Sorties
Etat Description Fonction de sortie
Q Q+
R S Etat
Circuit Etat
présen
suivant
t
R 0 0 0 0 Mémorisation Maintient à 0 (𝛍𝛍𝟎𝟎 )

Q Mémoire
0 0 1 1 Mémorisation Maintient à 1(𝛍𝛍𝟏𝟏 )
0 1 0 1 Mise à 1 Enclenchement (𝛆𝛆)
Set
0 1 1 1 Mise à 1 Maintient à 1 (𝛍𝛍𝟏𝟏 )
Q
S 1 0 0 0 Mise à 0 Maintient à 0 (𝛍𝛍𝟎𝟎 )
Reset Déclenchement
1 0 1 0 Mise à 0
(𝛅𝛅)
Condition
1 1 0 X -
Non indéterminée
valide Condition
1 1 1 X -
indéterminée
6
AD Etat
Entrées Sorties
Description Fonction de sortie
Table de vérité simplifiée R S Q Q+
0 0 0 0 Mémorisation Maintient à 0 (𝛍𝛍𝟎𝟎 )
Etat R S Q+ Mémoire
0 0 1 1 Mémorisation Maintient à 1 (𝛍𝛍𝟏𝟏 )
0 1 0 1 Mise à 1
Mémoire 0 0 Q Enclenchement (𝛆𝛆)
Set
Set 0 1 1
1 0 0 0 Mise à 0 Maintient à 0 (𝛍𝛍𝟎𝟎 )
Reset 1 0 0 Reset
1 0 1 0 Mise à 0 Déclenchement (𝛅𝛅)
Non valide 1 1 X 1 1 0 X Condition -
Non indéterminée
valide 1 1 1 X Condition -
indéterminée
Table de vérité symbolique
Etat R S 𝑹𝑹 𝐒𝐒
0 1
Maintient à 1 (𝛍𝛍𝟏𝟏 ) 0 X
𝛆𝛆
Enclenchement (𝛆𝛆) 0 1 𝑹𝑹 𝐒𝐒 𝑹𝑹 𝐒𝐒
0 0 𝛍𝛍𝟎𝟎 0 1 𝛍𝛍𝟏𝟏
0 0
Déclenchement (𝛅𝛅) 1 0
Maintient à 0 (𝛍𝛍𝟎𝟎 ) X 0 1 0 𝛅𝛅 0 1
X 0 𝑹𝑹 𝐒𝐒 0 X
7
Diagramme à deux états 1 0
AD
Table de vérité simplifiée S
Etat R S Q+ t
Mémoire 0 0 Q
Set 0 1 1
R
Reset 1 0 0
Non valide 1 1 X t
𝛆𝛆 𝛍𝛍𝟏𝟏 𝛅𝛅 𝛍𝛍𝟎𝟎 𝐗𝐗 ?
t
8
Bascule RS-NAND asynchrone
AD Table de transition
Entrées Sorties
Etat Description Fonction de sortie
Q Q+
�
R S� Etat
Circuit Etat
présen
suivant
t
S 1 1 0 0 Mémorisation Maintient à 0 (𝛍𝛍𝟎𝟎 )

Q Mémoire
1 1 1 1 Mémorisation Maintient à 1(𝛍𝛍𝟏𝟏 )
Set
Q
R 0 1 0 0 Mise à 0 Maintient à 0 (𝛍𝛍𝟎𝟎 )
Reset Déclenchement
0 1 1 0 Mise à 0
(𝛅𝛅)
Condition
0 0 0 X -
Non indéterminée
valide Condition
0 0 1 X -
indéterminée
9
AD Etat
Entrées Sorties
Description Fonction de sortie
Table de vérité simplifiée �
𝐑𝐑 𝐒𝐒� Q Q+
1 1 0 0 Mémorisation Maintient à 0 (𝛍𝛍𝟎𝟎 )
Mémoire
Etat �
𝐑𝐑 𝐒𝐒� Q+ 1 1 1 1 Mémorisation Maintient à 1 (𝛍𝛍𝟏𝟏 )
Mémoire 1 1 Q Set

Set 1 0 1 0 1 0 0 Mise à 0 Maintient à 0 (𝛍𝛍𝟎𝟎 )
Reset
Reset 0 1 0 0 1 1 0 Mise à 0 Déclenchement (𝛅𝛅)
Non valide 0 0 X 0 0 0 X
Condition
indéterminée
-
Non
valide Condition -
0 0 1 X
indéterminée
Table de vérité symbolique
Etat �
𝐑𝐑 𝐒𝐒� � 𝐒𝐒�
𝐑𝐑
1 0
Maintient à 1 (𝛍𝛍𝟏𝟏 ) 1 X
𝛆𝛆
Enclenchement (𝛆𝛆) 1 0 � 𝐒𝐒�
𝐑𝐑 � 𝐒𝐒�
𝐑𝐑
1 1 𝛍𝛍𝟎𝟎 0 1 𝛍𝛍𝟏𝟏
1 1
Déclenchement (𝛅𝛅) 0 1
Maintient à 0 (𝛍𝛍𝟎𝟎 ) X 1 0 1 𝛅𝛅 1 0
� 𝐒𝐒�
𝐑𝐑
X 1 10
1 X
Diagramme à deux états 0 1
AD
Table de vérité simplifiée S
Etat �
𝐑𝐑 𝐒𝐒� Q+ t
Mémoire 1 1 Q
Set 1 0 1
R
Reset 0 1 0
Non valide 0 0 X t
𝛆𝛆 𝛍𝛍𝟏𝟏 𝛅𝛅 𝛍𝛍𝟎𝟎 𝐗𝐗 ?
t
11
Bascule RS synchrone
AD
Une bascule synchrone RSH est une bascule RS dont l’enclenchement et le déclenchement
ne sont autorisés qu’à la présence d’un signal de synchronisation appelé signal d’horloge.
S
Q
C
𝑅𝑅 𝑄𝑄
Q
R
𝐶𝐶
𝑆𝑆 𝑄𝑄� S
Q
Q
R
13
Bascule RS synchrone
AD Diagramme à deux états Table de transition
𝑪𝑪 𝑹𝑹 𝑺𝑺 Entrées Sorties
1 0 0 Etat Horloge Description

Q Q+
R S
0 1 1 0 Etat
présent
Etat
suivant
1 X 0 0 0 0 0 0
𝑪𝑪 𝑹𝑹 𝑺𝑺 0 0 0 1 1
1 1 0 0 0 1 0 0
0 0 1 1 1
Mémoire Mémorisation (Q+=Q)
0 1 0 0 0
0 1 0 1 1
0 1 1 0 0
𝑪𝑪 𝑹𝑹 𝑺𝑺 0 1 1 1 1
1 0 1 1 0 0 0 0
Mémoire Mémorisation (Q+=Q)
1 0 0 1 1
1 0 1 0 1
Set Mise à 1 (Q+=1)
𝑪𝑪 𝑹𝑹 𝑺𝑺 1 1 0 1 1 1
1 1 0 0 0
1 0 0 Reset Mise à 0 (Q+=0)
1 1 0 1 0
1 0 1 1 1 1 0 X
Non valide Condition indéterminée 14
1 0 X 1 1 1 1 X
Chronogramme de la bascule RS synchrone
AD
C
15
Bascule D synchrone
AD
Une bascule synchrone D est réalisée à partir d'une bascule RSH où le complément de S est
relié à R  Le cas indéterminé est résolu.
Table de transition
Q Q+
C D Description Etat
D S Q Etat
présent
Etat
suivant
0 X 0 0 Mémorisation
C 𝑸𝑸 += 𝑸𝑸
0 X 1 1 Mémorisation
1 1 0 1 Mise à 1
R Q
1 1 1 1 Mise à 1
𝑸𝑸 += 𝑫𝑫
1 0 0 0 Mise à 0
1 0 1 0 Mise à 0
D Q
𝐂𝐂 𝐃𝐃
1 1
C
𝐂𝐂 𝐃𝐃 𝐂𝐂 𝐃𝐃
0 1 1 1
Q 1 0
𝐂𝐂 𝐃𝐃 16
1 0
Chronogramme de la bascule D synchrone
AD
C
17
Bascule D synchrone à front montant
AD
D Q
La bascule répond à un signal d’horloge à front montant C

t
18
Bascule D synchrone à front descendant
AD
D Q
La bascule répond à un signal d’horloge à front descendant

C
t
19
Bascule JK synchrone
AD Bascule JK à front montant
J J Q
D Q
K C
C
K Q
Q
Bascule JK à front descendant
J
D Q
J Q
K
C
C
Q
K Q
20
Bascule JK synchrone
AD Q Q+
Horloge Etat J K Description
Etat
présent
Etat
suivant Etat 𝐉𝐉 𝐊𝐊 Q+
Mémorisation
1 0 Mémoire X X X Q Mémoire 0 0 Q
(𝑄𝑄 += 𝑄𝑄)
Set 1 0 1
0 0 0 0
Mémorisation
↑ ↓ Mémoire Reset 0 1 0
0 0 1 1 (𝑄𝑄 += 𝑄𝑄)
Complément 1 1 �
𝐐𝐐
1 0 0 1 Mise à 1
↑ ↓ Set
1 0 1 1 (𝑄𝑄 += 1)
0 1 0 0 Mise à 0
↑ ↓ Reset
0 1 1 0 (𝑄𝑄 += 0)
1 1 0 1 Complément
↑ ↓ Complément �
1 1 1 0 (𝑄𝑄 += 𝑄𝑄) 𝐉𝐉 𝐊𝐊
1 X
Fonction J K
Maintient à 0 (𝛍𝛍𝟎𝟎 ) 0 X 𝐉𝐉 𝐊𝐊 𝐉𝐉 𝐊𝐊
0 1 X 0
Enclenchement (𝛆𝛆) 1 X 0 X
Déclenchement (𝛅𝛅) X 1 𝐉𝐉 𝐊𝐊
Maintient à 1 (𝛍𝛍𝟏𝟏 ) X 0 X 1 21
Chronogramme de la bascule JK synchrone avec front
montant
AD J Q Etat 𝐉𝐉 𝐊𝐊 𝐐𝐐 +
Mémoire 0 0 𝐐𝐐
C
Set 1 0 1
Q Reset 0 1 0
K
Complément 1 1 �
𝐐𝐐
t
22
Chronogramme de la bascule JK synchrone avec front
descendant
AD J Q Etat 𝐉𝐉 𝐊𝐊 𝐐𝐐 +
Mémoire 0 0 𝐐𝐐
C
Set 1 0 1
Q Reset 0 1 0
K
Complément 1 1 �
𝐐𝐐
t
23
Bascule T synchrone
AD La bascule T (Toggle: basculer en français) est commandée uniquement par une entrée
d’horloge.
Elle change d’état à chaque front.
La bascule T n’existe pas intégrée. Elle est obtenue à l’aide des bascules JK, D ou RSH.
+VCC
Q J Q D Q R Q
T C T C T C T C
Q K Q Q S Q
t 24
Bascule synchrone avec entrées de forçage
AD Bascule D synchrone
Pr Pr
D Q D Q
C C
Q Q
Clr Clr
Fonction Clr Pr
Mode synchrone 1 1
Forçage à 0 0 1
Bascule JK synchrone Forçage à 1 1 0
Non défini 0 0
Pr Pr
J Q J Q
C C
K Q K Q
Clr Clr
25
Bascule D en circuit intégré 74LS74
AD
26
Bascule JK en circuit intégré 74LS112
AD
27
Registres
AD
Les registres sont un ensemble de bascules qui réagissent à une horloge commune et
qui servent à enregistrer ou à modifier des combinaisons binaires appelées mots
binaires.
On distingue 2 types de registres :
• Registre de mémorisation
• Registre de décalage
Pour la réalisation des registres on utilise des bascules D ou JK montés en D.
D Q
D Q J Q
C C C
Q
Q K Q
28
Registre de mémorisation
AD E3 E2 E1 E0
D Q D Q D Q D Q
C C C C
Q Q Q Q
Clr Clr Clr Clr
RAZ
Q3 Q2 Q1 Q0
Entrées Sorties
RAZ H Q3 Q2 Q1 Q0
PIPO (Parallel In - Parallel Out) : Les données sont
chargées simultanément dans le registre, et
0 X 0 0 0 0
transférées ensemble à leurs sorties respectives
1 0 ou 1 Pas de changement
par la même impulsion d'horloge.
1 ↑ E3 E2 E1 E0
29
Registre de décalage
AD Q0 Q1 Q2 Q3
E
D Q D Q D Q D Q
C C C C
Q Q Q Q
Clr Clr Clr Clr
RAZ
Ce sont des circuits qui transfèrent les données d'une bascule à une autre, bit par bit (1 bit à la
fois).
SISO (Serial In - Serial Out) : Les bits d’information sont présentés bit après bit à l’entrée de la
première bascule et se propagent à travers le registre à chaque impulsion d’horloge, pour sortir
par la dernière bascule. Entrée : E Sortie : Q3
SIPO (Serial In - Parallel Out) : La récupération des données peut se faire d’une façon parallèle, il
suffit pour cela que les sorties des différentes bascules du registre soient accessibles. La lecture
du contenu du registre se fait d’une façon simultanée.
30
Entrée : E Sorties : Q0, Q1, Q2, Q3
Registre de décalage
AD E
D Q
Q0
E
H C t
Q H
Q1
1 2 3 4 5 t
D Q
C Q0
Q t
Q2 Q1
D Q
C t
Q Q2
Q3 t
D Q
C
Q3
Q t 31
Registre de décalage à gauche
AD
Un décalage à gauche peut être obtenu en changeant la connexion des entrées et des
sorties des bascules
Q3 Q2 Q1 E Q0
D Q D Q D Q D Q
C C C C
Q Q Q Q
Clr Clr Clr Clr
RAZ
32
Registre universel en C.I 74LS194
AD
33
Compteurs binaires
AD
 Une bascule peut avoir 2 états différents à sa sortie (0 et 1) et peut donc permettre
de compter de 0 à 1.
 Avec 2 bascules on peut avoir jusqu’à 4 états différents : 00, 01, 10 et 11, ce qui
permet de compter de 0 à 3 en binaire naturel.
 Avec 3 bascules on a 8 états (de 000 à 111)
 avec 𝑛𝑛 bascules on a 2𝑛𝑛 états  on peut donc compter de 0 à 2𝑛𝑛 − 1
Comment doivent être connectées les

𝑛𝑛 bascules entre elles pour réaliser un
compteur ?
34
Classification des compteurs
AD
Les compteurs peuvent être décris en citant 5 caractéristiques
1. Sens de comptage :
Evolution croissante de la valeur de sortie : compteurs
Evolution décroissante de la valeur de sortie : décompteurs
2. Code dans lequel est exprimé la valeur sortie : binaire naturel, BCD , code Gray Etc…
3. Type de basculement du compteur : compteurs asynchrones, compteurs synchrones
2𝑛𝑛
4. Nombre de bits en sortie : l’ensemble des valeurs que peut prendre les sorties du
compteur (Ex. compteur 4 bits, décompteur de 7 à 0)
5. Le mode de comptage : Compteurs à cycle complet et compteurs à cycle incomplet
Définition : Le modulo d’un compteur le nombre d’états différents que peut prendre la
valeur de sortie sur l’ensemble du cycle de comptage.
Un compteur modulo 𝑁𝑁 comporte 𝑁𝑁 combinaisons de 0 à 𝑁𝑁 − 1 et utilise 𝑛𝑛 bascules
tel que 2𝑛𝑛−1 < 𝑁𝑁 ≤ 2𝑛𝑛 .
Exemple : Un compteur modulo 8 est un compteur qui peut générer 8 états de
comptage de 0 à 7 et utilise 3 bascules (22 < 8 ≤ 23 ). 35
Principe des compteurs asynchrones
AD
La conception des compteurs asynchrones repose sur les principes sur les suivantes.
 Les bascules doivent être montées en Toggle (pour basculer à chaque front du signal
d'horloge) +VCC
Q J Q D Q R Q
T C T C T C T C
Q K Q Q S Q
 Les bascules utilisées doivent réagir au même front (montant ou

descendant).
 L'horloge de comptage est appliquée à la première bascule.
� est reliée à l'entrée d'horloge de la bascule suivante
 La sortie de chaque bascule 𝐾𝐾 (𝑄𝑄 ou 𝑄𝑄)
𝐾𝐾 + 1
 Les sorties des bascules 𝑄𝑄 constituent directement les sorties du compteur.
 La sortie de la première bascule représente le LSB et celle de la dernière bascule représente

le MSB. 36
Montage des compteurs asynchrones
AD
Réalisation avec bascules à front descendant
Q0 Q1 Q2 Qn-1
Q Q Q Q
H C C C C
Q Q Q Q
Réalisation avec bascules à front montant

Q0 Q1 Q2 Qn-1
Q Q Q Q
H C C C C
Q Q Q Q
37
Compteur asynchrone modulo 8 avec bascules JK à
front descendant
AD
Sorties
2
2 <8≤2 3
3 bascules JK à front descendant Etats
Q2 Q1 Q0
0 0 0 0
0
1 0 0 1
7 1
2 0 1 0
3 0 1 1
6 2 Cycle de comptage 4 1 0 0
5 1 0 1
5 3 6 1 1 0
4 7 1 1 1
Q0 Q1 Q2
+VCC +VCC +VCC
J Q J Q J Q
H C C C
K Q K Q K Q
38
Compteur asynchrone modulo 8 avec bascules JK à
front descendant
AD
H
Q0
Q1
Q2
000 001 010 011 100 101 110 111 000

39
Compteur asynchrone modulo 6 avec bascules D à front
montant
AD 22 < 6 ≤ 23 0 Problème : avec trois
Sorties
Etats bascules, on compte
Q2 Q1 Q0
de 0 à 7. Comment
0 0 0 0 faire pour compter de 0
1 0 0 1 à5?
Solution : Il faut mettre
2 0 1 0
les sorties des
3 bascules D à 3 3 0 1 1
bascules à 0 lorsque
front montant Cycle de comptage
4 1 0 0
𝑄𝑄𝑄𝑄𝑄𝑄𝑄𝑄𝑄 = 110
5 1 0 1
Valeur de forçage 6 1 1 0 Moyen : Utilisation de
7 1 1 1 l’entrée de forçage 𝑐𝑐𝑐𝑐𝑐𝑐
des bascules quand la
+VCC
Q0 Q1 Q2 sortie vaut 6
Pr Pr Pr
sorties 𝒄𝒄𝒄𝒄𝒄𝒄
D Q D Q D Q
De 0 à 5 Inactive
H C C C
6 𝑄𝑄𝑄𝑄𝑄𝑄𝑄𝑄𝑄 Active
Q Q Q
𝑐𝑐𝑐𝑐𝑐𝑐 = 𝑄𝑄𝑄𝑄𝑄𝑄𝑄𝑄𝑄=𝑄𝑄2 + 𝑄𝑄1 + 𝑄𝑄0 = 𝑄𝑄𝑄 + 𝑄𝑄𝑄 = 𝑄𝑄𝑄. 𝑄𝑄𝑄
Clr Clr Clr
𝑐𝑐𝑐𝑐𝑐𝑐 = 𝑄𝑄𝑄 ↑ 𝑄𝑄𝑄

40
Compteur asynchrone modulo 6 avec bascules D à front
montant
AD H
Q0
0 1 0 1 0 1 0 1 0
Q0
Q1
0 0 1 1 0 0 0 0 1 t
Q1
𝑸𝑸𝑸𝑸 ↑ 𝑸𝑸𝑸𝑸 = 𝟏𝟏 ↑ 𝟏𝟏 = 𝟎𝟎
t
Q2
0 0 0 0 1 1 0 0 0 t
0 1 2 3 4 5 0 1 2
41
Montage des décompteurs asynchrones
AD
Réalisation avec bascules à front descendant
Q0 Q1 Q2 Qn-1
Q Q Q Q
H C C C C
Q Q Q Q
Réalisation avec bascules à front montant

Q0 Q1 Q2 Qn-1
Q Q Q Q
H C C C C
Q Q Q Q
42
Décompteur asynchrone modulo 8 avec bascules JK à
front descendant
AD
Sorties
2
2 <8≤2 3
3 bascules JK à front descendant Etats
Q2 Q1 Q0
7 1 1 1
0 6 1 1 0
7 1 5 1 0 1
4 1 0 0
6 2 Cycle de comptage 3 0 1 1
2 0 1 0
5 3 1 0 0 1
4 0 0 0 0
Q0 Q1 Q2
+VCC +VCC +VCC
J Q J Q J Q
H C C C
K Q K Q K Q
43
Décompteur asynchrone modulo 8 avec bascules JK à
front descendant
AD H
Q0
0 1 0 1 0 1 0 1 0
Q0
Q1
0 1 1 0 0 1 1 0 0 t
Q1
Q2
0 1 1 1 1 0 0 0 0 t
0 7 6 5 4 3 2 1 0 44
Décompteur asynchrone modulo 5 avec bascules D à
front montant
AD 22 < 5 ≤ 23
4 Sorties
Etats
Q2 Q1 Q0
7 1 1 1
Non inclut
6 1 1 0
5 1 0 1
3 bascules D à 4 1 0 0
décomptage
front montant Cycle de comptage 3 0 1 1
Cycle de
2 0 1 0
+VCC
1 0 0 1
0 0 0 0
Q0 Q1 Q2
Pr Pr Pr
D Q D Q D Q
H C C C
Q Q Q
Clr Clr Clr
45
Compteur asynchrone 74LS93
AD
46
Principe des compteurs synchrones
AD Dans un compteur ou décompteur synchrone, l’information à compter est appliquée
simultanément à toutes les entrées d’horloges
Q0 Q1 Q2 Qn-1
Q Q Q Q
C C C C
Q Q Q Q
Le changement d’état du comptage dépend uniquement de l’état des entrées de

commande JK, D ou RS.
La méthode de résolution d’un tel problème consiste à :
1. Dresser la table de comptage selon le cycle préalablement donné.
2. Etablir la table de fonctionnent des bascules utilisées.
3. Mettre en équation les entrées de commande des différentes bascules.
4. Tracer le schéma de câblage.
47
Compteur synchrone modulo 6 avec bascules JK à front
descendant
AD
22 < 6 ≤ 23 3 bascules JK à front descedant
0
Cycle de comptage
Q Q+ C J K
0 0 ↓ 0 X
0 1 ↓ 1 X
1 0 ↓ X 1
1 1 ↓ X 0
48
descendant
AD
Sorties
Entrées de commande
Etats actuels Etats suivants
DEC Q2 Q1 Q0 Q2+ Q1+ Q0+ DEC J2 K2 J1 K1 J0 K0
0 0 0 0 0 0 1 1 0 X 0 X 1 X
1 0 0 1 0 1 0 2 0 X 1 X X 1
2 0 1 0 0 1 1 3 0 X X 0 1 X
3 0 1 1 1 0 0 4 1 X X 1 X 1
4 1 0 0 1 0 1 5 X 0 0 X 1 X
5 1 0 1 0 0 0 0 X 1 0 X X 1
49
descendant
AD
Q1Q0 Q1Q0 Q1Q0
00 01 11 10 00 01 11 10 00 01 11 10
Q2 Q2 Q2
0 0 0 1 0 0 X X X X 0 0 1 X X
1 X X X X 1 0 1 X X 1 0 0 X X
J2 K2 J1
𝑱𝑱𝑱𝑱 = 𝑸𝑸𝑸𝑸. 𝑸𝑸𝑸𝑸 𝑲𝑲𝑲𝑲 = 𝑸𝑸𝑸𝑸 𝑱𝑱𝑱𝑱 = 𝑸𝑸𝑸𝑸. 𝑸𝑸𝑸𝑸
Q1Q0 Q1Q0 Q1Q0

00 01 11 10 00 01 11 10 00 01 11 10
Q2 Q2 Q2
0 X X 1 0 0 1 X X 1 0 X 1 1 X
1 X X X X 1 1 X X X 1 X 1 X X
K1 J0 K0
𝑲𝑲𝟏𝟏 = 𝑸𝑸𝑸𝑸 𝑱𝑱𝑱𝑱 = 𝟏𝟏 𝑲𝑲𝑲𝑲 = 𝟏𝟏

50
descendant
AD
Q0 Q1 Q2
+VCC
J Q J Q J Q
C C C
K Q K Q K Q
51
Compteur synchrone modulo 6 avec bascules D à front
descendant
AD
Sorties Entrées de
Etats actuels Etats suivants commande
DEC Q2 Q1 Q0 Q2+ Q1+ Q0+ DEC D2 D1 D0
0 0 0 0 0 0 1 1 0 0 1
1 0 0 1 0 1 0 2 0 1 0
2 0 1 0 0 1 1 3 0 1 1
3 0 1 1 1 0 0 4 1 0 0
4 1 0 0 1 0 1 5 1 0 1
5 1 0 1 0 0 0 0 0 0 0
52
Compteur synchrone modulo 6 avec bascules D à front
descendant
AD
Q1Q0 Q1Q0 Q1Q0
00 01 11 10 00 01 11 10 00 01 11 10
Q2 Q2 Q2
0 0 0 1 0 0 0 1 0 1 0 1 0 0 1
1 1 0 X X 1 0 0 X X 1 1 0 X X
D2 D1 D0
𝑫𝑫𝟐𝟐 = 𝑸𝑸𝟎𝟎. 𝑸𝑸𝟏𝟏 + 𝑸𝑸𝑸𝑸. 𝑸𝑸𝑸𝑸 𝑫𝑫𝑫𝑫 = 𝑸𝑸𝟎𝟎. 𝑸𝑸𝑸𝑸. 𝑸𝑸𝑸𝑸 + 𝑸𝑸𝑸𝑸. 𝑸𝑸𝟏𝟏 𝑫𝑫𝑫𝑫 = 𝑸𝑸𝑸𝑸
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La logique séquentielle

antérieurs des sorties.

Entrées Circuit logique Sorties

d'horloge (H, C, Clk, T). Les informations évoluent en fonction du temps :

 Changement d'état de la sortie sur front d'horloge.

combinatoires), c'est-à-dire comportant un état mémoire.

La bascule est l'élément de base de la logique séquentielle. En effet, en assemblant des

 Une ou deux entrées d’informations

R 0 0 0 0 Mémorisation Maintient à 0 (𝛍𝛍𝟎𝟎 )

S 1 1 0 0 Mémorisation Maintient à 0 (𝛍𝛍𝟎𝟎 )

1 0 1 1 Mise à 1 Maintient à 1 (𝛍𝛍𝟏𝟏 )

1 0 0 Etat Horloge Description

La bascule répond à un signal d’horloge à front montant C

La bascule répond à un signal d’horloge à front descendant

Bascule JK à front descendant

Pour la réalisation des registres on utilise des bascules D ou JK montés en D.

permet de compter de 0 à 3 en binaire naturel.

 Avec 3 bascules on a 8 états (de 000 à 111)

 avec 𝑛𝑛 bascules on a 2𝑛𝑛 états  on peut donc compter de 0 à 2𝑛𝑛 − 1

Comment doivent être connectées les

 Les bascules utilisées doivent réagir au même front (montant ou

 La sortie de la première bascule représente le LSB et celle de la dernière bascule représente

Réalisation avec bascules à front montant

000 001 010 011 100 101 110 111 000

𝑐𝑐𝑐𝑐𝑐𝑐 = 𝑄𝑄𝑄 ↑ 𝑄𝑄𝑄

Réalisation avec bascules à front montant

Le changement d’état du comptage dépend uniquement de l’état des entrées de

DEC Q2 Q1 Q0 Q2+ Q1+ Q0+ DEC J2 K2 J1 K1 J0 K0

𝑱𝑱𝑱𝑱 = 𝑸𝑸𝑸𝑸. 𝑸𝑸𝑸𝑸 𝑲𝑲𝑲𝑲 = 𝑸𝑸𝑸𝑸 𝑱𝑱𝑱𝑱 = 𝑸𝑸𝑸𝑸. 𝑸𝑸𝑸𝑸

Q1Q0 Q1Q0 Q1Q0

𝑲𝑲𝟏𝟏 = 𝑸𝑸𝑸𝑸 𝑱𝑱𝑱𝑱 = 𝟏𝟏 𝑲𝑲𝑲𝑲 = 𝟏𝟏

DEC Q2 Q1 Q0 Q2+ Q1+ Q0+ DEC D2 D1 D0

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