1 1アドレスの英語

アドレス検出部３１は、光ディスク１のアドレスを検出する。例文帳に追加

An address detection unit 31 detects the address of an optical disk 1. - 特許庁

メモリ管理ユニット（ＭＭＵ）１は、仮想アドレスバス２から仮想アドレスを入力し、物理アドレスバス３に物理アドレスを出力する。例文帳に追加

A memory management unit(MMU) 1 inputs a virtual address from a virtual address bus 2 and outputs a physical address to a physical address bus 3. - 特許庁

併せて、ＶＭＧのＶＴＳＩ＃１のエラー発生アドレスまでのアドレスデータを記録可能アドレスからのアドレスデータに修正する。例文帳に追加

Simultaneously, address data up to the error generated address of the VTSI#1 of VMG are corrected to address data from the recordable address. - 特許庁

また、論理アドレスはレイヤー０のアドレスＡからＢ、レイヤー１のアドレスＢ′からＡ′に割り当てられ、レイヤー０のアドレスＢとレイヤー１のアドレスＢ′とは論理アドレスが連続している。例文帳に追加

Also, logical addresses are assigned to the address A to the address B of the layer 0 and the address B' to the address A' of the layer 1, and the logical addresses of the address B of the layer 0 and the address B' of the layer 1 are continuous. - 特許庁

1$ = エラー発生時刻2$ = ident (クライアントの IP アドレス)例文帳に追加

1$ = time error2$ = ident (client ip)発音を聞く  - PEAR

したがって、メイン電子機器ユニット１から出力されるアドレスが実アドレスであっても、上位４ビットのアドレスが固定のラッチアドレスであるアドレスであっても、拡張ユニット２は、そのメイン電子機器ユニット１の出力するアドレスに応じたアドレス信号を出力することができる。例文帳に追加

Then, even though an address outputted from a main electronic equipment unit 1 is a real address and even though a high-order 4-bit address is an address of a fixed latch address, an expansion unit 2 can output an address signal corresponding to an address outputted by the main electronic equipment unit 1. - 特許庁

仮想有効アドレスビット抽出部１は、上記抽出した仮想アドレスのビットのうちから、有効アドレスビット指定部２にて設定された有効アドレスビットを抽出し、該抽出した有効アドレスビットを実アドレスとして実アドレステーブル３に格納する。例文帳に追加

The extraction part 1 extracts the valid address bit set by the designation part 2 from the bits of the extracted virtual address, and stores the extracted valid address bit as an actual address in an actual address table 3. - 特許庁

アドレス供給回路１は、第１階層メモリ２に対して、９ビットの水平アドレスおよび垂直アドレスをアドレスとして供給するとともに、第２階層メモリ３に対して、水平アドレスまたは垂直アドレスそれぞれの最下位ビットを除く上位８ビットをアドレスとして供給する。例文帳に追加

An address supply circuit 1 supplies, as addresses, horizontal and vertical addresses of 9 bits to a first hierarchy memory 2 and supplies, as an address, high-order 8 bits except for the least significant bits of the horizontal address or vertical address to a second hierarchy memory 3. - 特許庁